本書以實(shí)際應(yīng)用為出發(fā)點(diǎn),對集成電路制造的主流工藝技術(shù)進(jìn)行了逐一介紹,例如應(yīng)變硅技術(shù)、HKMG技術(shù)、SOI技術(shù)和FinFET技術(shù),然后從工藝整合的角度,通過圖文對照的形式對典型工藝進(jìn)行介紹,例如隔離技術(shù)的發(fā)展、硬掩膜版工藝技術(shù)、LDD工藝技術(shù)、Salicide工藝技術(shù)、ESD IMP工藝技術(shù)、AL和Cu金屬互連。然后把這些工藝技術(shù)應(yīng)用于實(shí)際工藝流程中,通過實(shí)例讓讀者能快速的掌握具體工藝技術(shù)的實(shí)際應(yīng)用。
本書旨在向從事半導(dǎo)體行業(yè)的朋友介紹半導(dǎo)體工藝技術(shù),給業(yè)內(nèi)人士提供簡單易懂并且與實(shí)際應(yīng)用相結(jié)合的參考書。本書也可供微電子學(xué)與集成電路專業(yè)的學(xué)生和教師閱讀參考。
溫德通老師這本《集成電路制造工藝與工程應(yīng)用》,從幾年前開始編寫時(shí)就與我進(jìn)行了溝通,在看過初稿后,我對于他親自繪制的數(shù)百幅工藝流程圖印象深刻,并且深感佩服,這些圖片在目前講述集成電路工藝的教材中是看不到的,這也是我決定這本書一定要采用彩色印刷的原因。而且教材往往囿于知識體系的完整,不可能將具體的工藝流程如此詳細(xì)地講解,而我們在學(xué)習(xí)的時(shí)候,對于教材中所敘述的工藝流程總是限制在名詞術(shù)語之間,而溫老師得益于他十多年在企業(yè)中的工作經(jīng)驗(yàn),彌補(bǔ)了這些不足,為讀者奉上了這本佳作。
作為同是微電子學(xué)專業(yè)的我,深知這樣的書在編寫上的難度,以及找尋愿意去寫這樣的書的作者有多難。本書的出現(xiàn),相信一定會為集成電路領(lǐng)域做出很大的貢獻(xiàn)!這個(gè)領(lǐng)域雖然小眾,但是對于和傳統(tǒng)教科書有所區(qū)別,具有鮮明特點(diǎn)和針對性的圖書的需求,我一直相信是有的,而且很大。
在編寫時(shí),溫老師數(shù)易其稿,并且力求簡明和清晰,這不是一本大而全的教科書,但卻是工藝方面難能可貴的參考資料,希望能收到各位半導(dǎo)體集成電路從業(yè)者的喜愛。正如溫老師在扉頁中所寫的那句話一樣:謹(jǐn)以此書,獻(xiàn)給所有熱愛半導(dǎo)體行業(yè)的朋友!
寫作緣由與編寫過程
編寫本書的想法產(chǎn)生于一個(gè)陽光明媚的春天,那是我就職于晶門科技的第四個(gè)年頭,也就是2014年,如果非要把在中芯國際就職的歲月算進(jìn)去,應(yīng)該是我半導(dǎo)體職業(yè)生涯的第六 個(gè)春秋了。當(dāng)時(shí)為了給公司寫一份半導(dǎo)體工藝的培訓(xùn)材料,我重新去讀了很多有關(guān)半導(dǎo)體工藝方面的專業(yè)書籍。在翻閱這些專業(yè)書籍的過程中,我了解到雖然目前國內(nèi)市場上介紹半導(dǎo)體工藝的專業(yè)書籍非常多,但是它們大多偏向于理論教學(xué)領(lǐng)域,而且很多都是過時(shí)的技術(shù),能把理論與實(shí)際應(yīng)用很好地結(jié)合的圖書非常少,也就是我們通常所說的理論與實(shí)際應(yīng)用脫 節(jié)。這就造成很多半導(dǎo)體的同行雖然從事半導(dǎo)體工作多年,但始終對半導(dǎo)體工藝了解很少
因?yàn)樗麄兒茈y從紛繁復(fù)雜的半導(dǎo)體工藝書籍中快速提取有用的知識。另外,我也在網(wǎng)上搜集
了很多有關(guān)半導(dǎo)體工藝方面的資料,一次偶然的機(jī)會我在網(wǎng)上看到幾張工藝制程3D圖片的PDF文件,感覺這些3D圖片畫得很有特色,如果對圖片添加一些文字注釋就可以很好地把 某個(gè)工藝制程的過程描述清楚,于是我就萌生了以模仿這些3D圖片和外加文字描述的方式 去編寫一本半導(dǎo)體工藝方面書籍的想法,這就是編寫本書第4章內(nèi)容的靈感來源。這些經(jīng)歷也是編寫本書的開端,萬事開頭難,既然走出了第一步,后面的事情就是水到渠成的過程了。雖然沒那么簡單,不過其他章節(jié)的內(nèi)容的確都是以第4章的內(nèi)容為基礎(chǔ)進(jìn)行擴(kuò)展的。內(nèi)容擴(kuò)展的過程就是一個(gè)把我平生所學(xué)的工藝知識進(jìn)行系統(tǒng)歸納整理的過程,也可以理解熟能生巧。編寫本書的過程也可謂充滿曲折和艱辛,從最初的收集材料到現(xiàn)在的成書階段,歷時(shí)四年有余,一千多天,三易其稿,千錘萬鑿,不斷加工潤色,所付出的努力都是為了使本 書更加通俗易懂和增加可讀性。時(shí)至今日也就是我職業(yè)生涯的第十個(gè)年頭,可以說編寫這本 書就是十年磨一劍。
下面就和大家聊聊編過程:
第一步是先有第4章的內(nèi)容。第4章整章的內(nèi)容都是圖文并茂的,采用3D彩圖和通俗的文字描述說明一個(gè)一個(gè)的工藝流程和通過工藝技術(shù)形成的IC立體剖面圖,通過IC立體剖面圖再現(xiàn)通過工藝技術(shù)形成的剖面輪廓,生動形象地講述了工藝制程整合的整個(gè)流程。讀者可以了解每個(gè)工藝步驟的目的和實(shí)現(xiàn)過程,做到所有的工藝過程一目了然,擺脫了教科書式 的繁瑣理論。這一章內(nèi)容介紹了亞微米、深亞微米和納米工藝制程整合的工藝流程,它是整 本書的核心。當(dāng)然了,開始的時(shí)候僅僅只有亞微米工藝制程整合的內(nèi)容,深亞微米和納米工藝制程整合的內(nèi)容是在后來不斷完善的過程中加上去的,目的是為了讓讀者能一目了然地窺探不同工藝技術(shù)的相同點(diǎn)和不同點(diǎn),能快速地了解和掌握它們的特點(diǎn)。
第二步是在第4章內(nèi)容的基礎(chǔ)上延伸出第3章的內(nèi)容,它也延續(xù)了第4章內(nèi)容的特點(diǎn),采用圖文并茂和3D彩圖的描述形式。在編寫第4章內(nèi)容時(shí),我發(fā)現(xiàn)沒有辦法插入非工藝流程的彩圖對每個(gè)工藝步驟進(jìn)行詳細(xì)解釋,因?yàn)榈?章內(nèi)容主要介紹工藝制程整合的工藝流程,如果強(qiáng)行插入其他內(nèi)容的圖片和介紹則會顯得喧賓奪主,內(nèi)容也會變得不倫不類,所以才出現(xiàn)了第3章的內(nèi)容。第3章內(nèi)容是對第4章內(nèi)容中的工藝模塊進(jìn)行物理機(jī)理和產(chǎn)生原因 進(jìn)行分析解釋。例如第3.1節(jié)的三種隔離技術(shù)(pn結(jié)、LOCOS和STI)的原理和隨著技術(shù)的發(fā)展所遇到的瓶頸,以及工藝技術(shù)如何一步一步發(fā)展克服困難,然后通過實(shí)例講解這些工 藝技術(shù)在實(shí)際工藝流程中的工程應(yīng)用,讓大家能快速地掌握這些工藝技術(shù)。第3章一共7節(jié)內(nèi)容,在這里就不一一介紹了,僅僅列出工藝模塊的名稱(硬掩膜版、溝道離子注入LDD離子注入、金屬硅化物、靜電放電離子注入和金屬化)。
第三步是在編寫完了第3章和第4章內(nèi)容后,我也希望插入一些很基礎(chǔ)的內(nèi)容,例如對 CVD、PVD、CMP、ETCH、Photo和IMP等進(jìn)行逐一介紹,但是這部分內(nèi)容與教材太類似了,在出版社編輯的建議下,最終刪掉了這些內(nèi)容,也就是花費(fèi)在這些內(nèi)容上半年多的時(shí)
間都付之東流了。僅僅依靠第3章和第4章內(nèi)容是不能成書的,為了豐富本書的內(nèi)容,后 來又陸陸續(xù)續(xù)花了一年左右的時(shí)間去編寫閂鎖效應(yīng)和ESD電路設(shè)計(jì)的內(nèi)容,這部分內(nèi)容 沒有在本書中出現(xiàn),將會在下一本有關(guān)閂鎖效應(yīng)和ESD電路設(shè)計(jì)的圖書中出現(xiàn),因?yàn)楹?來成書的時(shí)候內(nèi)容太多了,最后我計(jì)劃把它們獨(dú)立成書。另外,第3章和第4章內(nèi)容寫得太具體了,它們不能作為序章,為了對第3章和第4章內(nèi)容作鋪墊,所以寫了1章關(guān)于集 成電路發(fā)展過程的內(nèi)容作為全書的開端,介紹了集成電路是如何從雙極型工藝技術(shù)一步一步發(fā)展到CMOS工藝技術(shù),首先從雙極型工藝技術(shù)到PMOS工藝技術(shù),再到NMOS工藝技術(shù)。在功耗方面,雙極型工藝技術(shù)和NMOS工藝技術(shù)都遇到了功耗問題,最后引出低功耗的CMOS工藝技術(shù),同時(shí)為了適應(yīng)不斷變化的應(yīng)用需求發(fā)展出特色工藝技術(shù)(BiC- MOS、BCD和HV- CMOS)。這部分內(nèi)容后來是1.1節(jié)和1.2節(jié)的內(nèi)容,后來又加入了1.3節(jié)的內(nèi)容。
第四步是在編寫完了第1章1.1~1.3節(jié)的內(nèi)容后,由于這部分內(nèi)容是為了引出CMOS工藝技術(shù),它與第3章內(nèi)容銜接得不是很好,所以就增加了1.4節(jié)MOS晶體管按比例縮小的過程中遇到的問題和出現(xiàn)的新技術(shù)引出第3章的內(nèi)容,第3章的內(nèi)容本質(zhì)是為了解決這些問題,也可以認(rèn)為第1.2節(jié)的內(nèi)容是第3章內(nèi)容的概括總結(jié),它起到銜接作用。
第五步是在編寫第1.2節(jié)內(nèi)容的時(shí)候,為了搞清楚MOS晶體管在納米級工藝面臨的挑戰(zhàn)和出現(xiàn)的新技術(shù),我對應(yīng)變硅技術(shù)、HKMG技術(shù)、FD- SOI和FinFET進(jìn)行了深入學(xué)習(xí),從而把這部分內(nèi)容改編為第2章先進(jìn)工藝技術(shù)的內(nèi)容。這樣第1~4章的內(nèi)容就富有邏輯和清晰地串聯(lián)起來了。
第六步是對于這本書如果只有前面4章的內(nèi)容,那就顯得不夠完整,而且過于單薄了,所以就編寫了第5章關(guān)于WAT測試的內(nèi)容,第5章的內(nèi)容與第4章的內(nèi)容緊密相連,把它和第4章的內(nèi)容串起來,算是晶圓完成工藝制程加工后的出貨檢測。
第七步是給全書寫一個(gè)后記,如果把第5章的內(nèi)容作為末章,會顯得過于唐突。后記的內(nèi)容作為一個(gè)總結(jié),探討了集成電路工藝技術(shù)未來的發(fā)展和面臨的瓶頸。總體來說,本書的編寫過程是曲折的,也是嘔心瀝血的。分享本書的編寫過程給大家,是為了給大家一個(gè)參照,讓大家更好地讀懂這本書。本書旨在向從事半導(dǎo)體行業(yè)的朋友介紹 集成電路制造工藝與工程應(yīng)用,目的是為了能提供一本簡單易懂并且能與實(shí)際工程應(yīng)用相結(jié)合的書。
溫德通
溫德通,IC高級設(shè)計(jì)工程師。畢業(yè)于西安電子科技大學(xué)微電子學(xué)院,曾供職于中芯國際集成電路制造(上海)有限公司,負(fù)責(zé)工藝制程整合方面的工作;后加入晶門科技(深圳)有限公司工作至今,負(fù)責(zé)集成電路工藝制程、器件、閂鎖效應(yīng)和ESD電路設(shè)計(jì)等方面的工作。
專家推薦
寫作緣由與編寫過程
致謝
第1章 引言
1.1崛起的CMOS工藝制程技術(shù)
1.1.1 雙極型工藝制程技術(shù)簡介
1.1.2 PMOS工藝制程技術(shù)簡介
1.1.3 NMOS工藝制程技術(shù)簡介
1.1.4 CMOS工藝制程技術(shù)簡介
1.2 特殊工藝制程技術(shù)
1.2.1 BiCMOS工藝制程技術(shù)簡介
1.2.2 BCD工藝制程技術(shù)簡介
1.2.3 HV- CMOS工藝制程技術(shù)簡介
1.3 MOS集成電路的發(fā)展歷史
1.4 MOS器件的發(fā)展和面臨的挑戰(zhàn)
參考文獻(xiàn)
第2章 先進(jìn)工藝制程技術(shù)
2.1 應(yīng)變硅工藝技術(shù)
2.1.1 應(yīng)變硅技術(shù)的概況
2.1.2 應(yīng)變硅技術(shù)的物理機(jī)理
2.1.3 源漏嵌入SiC應(yīng)變技術(shù)
2.1.4 源漏嵌入SiGe應(yīng)變技術(shù)
2.1.5 應(yīng)力記憶技術(shù)
2.1.6 接觸刻蝕阻擋層應(yīng)變技術(shù)
2.2 HKMG工藝技術(shù)
2.2.1 柵介質(zhì)層的發(fā)展和面臨的挑戰(zhàn)
2.2.2 襯底量子效應(yīng)
2.2.3 多晶硅柵耗盡效應(yīng)
2.2.4 等效柵氧化層厚度
2.2.5 柵直接隧穿漏電流
2.2.6 高介電常數(shù)介質(zhì)層
2.2.7 HKMG工藝技術(shù)
2.2.8 金屬嵌入多晶硅柵工藝技術(shù)
2.2.9 金屬替代柵極工藝技術(shù)
2.3 SOI工藝技術(shù)
2.3.1 SOS技術(shù)
2.3.2 SOI技術(shù)
2.3.3 PD- SOI
2.3.4 FD- SOI
2.4 FinFET和UTB-SOI工藝技術(shù)
2.4.1 FinFET的發(fā)展概況
2.4.2 FinFET和UTB- SOI的原理
2.4.3 FinFET工藝技術(shù)
參考文獻(xiàn)
第3章 工藝集成
3.1 隔離技術(shù)
3.1.1 pn結(jié)隔離技術(shù)
3.1.2 LOCOS(硅局部氧化)隔離技術(shù)
3.1.3 STI(淺溝槽)隔離技術(shù)
3.1.4 LOD效應(yīng)
3.2 硬掩膜版工藝技術(shù)
3.2.1 硬掩膜版工藝技術(shù)簡介
3.2.2 硬掩膜版工藝技術(shù)的工程應(yīng)用
3.3 漏致勢壘降低效應(yīng)和溝道離子注入
3.3.1 漏致勢壘降低效應(yīng)
3.3.2 暈環(huán)離子注入
3.3.3 淺源漏結(jié)深
3.3.4 倒摻雜阱
3.3.5 阱鄰近效應(yīng)
3.3.6 反短溝道效應(yīng)
3.4 熱載流子注入效應(yīng)和輕摻雜漏(LDD)工藝技術(shù)
3.4.1 熱載流子注入效應(yīng)簡介
3.4.2 雙擴(kuò)散漏(DDD)和輕摻雜漏(LDD)工藝技術(shù)
3.4.3 側(cè)墻(Spacer Sidewall)工藝技術(shù)
3.4.4 輕摻雜漏離子注入和側(cè)墻工藝技術(shù)的工程應(yīng)用
3.5 金屬硅化物技術(shù)
3.5.1 Polycide工藝技術(shù)
3.5.2 Salicide工藝技術(shù)
3.5.3 SAB工藝技術(shù)
3.5.4 SAB和Salicide工藝技術(shù)的工程應(yīng)用
3.6 靜電放電離子注入技術(shù)
3.6.1 靜電放電離子注入技術(shù)
3.6.2 靜電放電離子注入技術(shù)的工程應(yīng)用
3.7 金屬互連技術(shù)
3.7.1 接觸孔和通孔金屬填充
3.7.2 鋁金屬互連
3.7.3 銅金屬互連
3.7.4 阻擋層金屬
參考文獻(xiàn)
第4章 工藝制程整合
4.1 亞微米CMOS前段工藝制程技術(shù)流程
4.1.1 襯底制備
4.1.2 雙阱工藝
4.1.3 有源區(qū)工藝
4.1.4 LOCOS隔離工藝
4.1.5 閾值電壓離子注入工藝
4.1.6 柵氧化層工藝
4.1.7 多晶硅柵工藝
4.1.8 輕摻雜漏(LDD)離子注入工藝
4.1.9 側(cè)墻工藝
4.1.10 源漏離子注入工藝
4.2 亞微米CMOS后段工藝制程技術(shù)流程
4.2.1 ILD工藝
4.2.2 接觸孔工藝
4.2.3 金屬層1工藝
4.2.4 IMD1工藝
4.2.5 通孔1工藝
4.2.6 金屬電容(MIM)工藝
4.2.7 金屬2工藝
4.2.8 IMD2工藝
4.2.9 通孔2工藝
4.2.10 頂層金屬工藝
4.2.11 鈍化層工藝
4.3 深亞微米CMOS前段工藝技術(shù)流程
4.3.1 襯底制備
4.3.2 有源區(qū)工藝
4.3.3 STI隔離工藝
4.3.4 雙阱工藝
4.3.5 柵氧化層工藝
4.3.6 多晶硅柵工藝
4.3.7 輕摻雜漏(LDD)離子注入工藝
4.3.8 側(cè)墻工藝
4.3.9 源漏離子注入工藝
4.3.10 HRP工藝
4.3.11 Salicide工藝
4.4 深亞微米CMOS后段工藝技術(shù)
4.5 納米CMOS前段工藝技術(shù)流程
4.6 納米CMOS后段工藝技術(shù)流程
4.6.1 ILD工藝
4.6.2 接觸孔工藝
4.6.3 IMD1工藝
4.6.4 金屬層1工藝
4.6.5 IMD2工藝 1
4.6.6 通孔1和金屬層2工藝
4.6.7 IMD3工藝
4.6.8 通孔2和金屬層3工藝
4.6.9 IMD4工藝
4.6.10 頂層金屬Al工藝
4.6.11 鈍化層工藝、
參考文獻(xiàn)
第5章 晶圓接受測試(WAT)
5.1 WAT概述
5.1.1 WAT簡介
5.1.2 WAT測試類型
5.2 MOS參數(shù)的測試條件
5.2.1 閾值電壓 V t 的測試條件
5.2.2 飽和電流 I dsat 的測試條件
5.2.3 漏電流 I off 的測試條件
5.2.4 源漏擊穿電壓 BVD的測試條件
5.2.5 襯底電流 I sub 的測試條件
5.3 柵氧化層參數(shù)的測試條件
5.3.1 電容 C gox 的測試條件
5.3.2 電性厚度 T gox 的測試條件
5.3.3 擊穿電壓 BV gox 的測試條件
5.4 寄生MOS參數(shù)測試條件
5.5 pn結(jié)參數(shù)的測試條件
5.5.1 電容 C jun 的測試條件
5.5.2 擊穿電壓 BV jun 的測試條件
5.6 方塊電阻的測試條件
5.6.1 NW方塊電阻的測試條件
5.6.2 PW方塊電阻的測試條件
5.6.3 Poly方塊電阻的測試條件
5.6.4 AA方塊電阻的測試條件
5.6.5 金屬方塊電阻的測試條件
5.7 接觸電阻的測試條件
5.7.1 AA接觸電阻的測試條件
5.7.2 Poly接觸電阻的測試條件
5.7.3 金屬通孔接觸電阻的測試條件
5.8 隔離的測試條件
5.8.1 AA隔離的測試條件
5.8.2 Poly隔離的測試條件
5.8.3 金屬隔離的測試條件
5.9 電容的測試條件
5.9.1 電容的測試條件
5.9.2 電容擊穿電壓的測試條件
后記
縮略語