本書以基礎(chǔ)理論和經(jīng)典內(nèi)容為核心，系統(tǒng)全面地闡述了數(shù)字電子技術(shù)的概念、理論、器件、電路和電路分析設(shè)計方法，并通過器件應(yīng)用與電路仿真設(shè)計，強化能力和素養(yǎng)的提高。
全書共7章，分別為概述、數(shù)制與編碼、邏輯代數(shù)基礎(chǔ)、組合邏輯電路、時序邏輯電路、半導體存儲器與可編程邏輯器件、數(shù)/模和模/數(shù)轉(zhuǎn)換電路。各章配有適量例題講解、習題和自測題，書末附有部分習題的參考答案、數(shù)字電子技術(shù)測試試卷與答案。
本書可作為通信、信息、電子、計算機、雷達、測控、自動化等專業(yè)本科生的基礎(chǔ)課教材，也可作為相關(guān)學科工程技術(shù)人員的參考書。
目錄
前言
常用符號和名詞中英文對照
第1章概述
1.1發(fā)展簡史
1.2基本概念
1.2.1數(shù)字信號
1.2.2數(shù)字電路
1.2.3設(shè)計方法
1.3硬件描述語言
1.3.1Verilog的歷史
1.3.2Verilog的優(yōu)點
1.3.3Verilog的EDA工具組
1.4課程性質(zhì)、目標與任務(wù)
本章小結(jié)
本章習題
第2章數(shù)制與編碼
2.1引言
2.2數(shù)制
2.2.1按位計數(shù)制
2.2.2數(shù)制轉(zhuǎn)換
2.2.3原碼、反碼和補碼
2.2.4補碼運算
2.3編碼
2.3.1數(shù)值的編碼表示
2.3.2字符的編碼表示
本章小結(jié)
本章習題
本章自測
第3章邏輯代數(shù)基礎(chǔ)
3.1引言
3.2邏輯關(guān)系、邏輯代數(shù)和數(shù)字電路
3.2.1三種基本邏輯
3.2.2五種復合邏輯
3.3邏輯代數(shù)的定律和規(guī)則
3.3.1運算規(guī)則
3.3.2九大定律
3.3.3三大規(guī)則
3.4邏輯函數(shù)的描述方式
3.4.1邏輯表達式與真值表
3.4.2邏輯圖
3.4.3積之和式與最小項表達式
3.4.4和之積式與最大項表達式
3.5邏輯函數(shù)的化簡
3.5.1化簡的意義
3.5.2化簡的標準
3.5.3化簡方法——公式法
3.5.4化簡方法——卡諾圖法
3.5.5非完全描述邏輯函數(shù)的化簡
本章小結(jié)
本章習題
本章自測
第4章組合邏輯電路
4.1引言
4.2組合邏輯基本單元——集成邏輯門
*4.2.1集成電路的基本概念
*4.2.2集成邏輯門的系列
*4.2.3CMOS集成邏輯門的內(nèi)部電路
4.2.4集成邏輯門的主要電氣指標
4.2.5集成邏輯門的輸入輸出結(jié)構(gòu)
4.3基于邏輯門的組合邏輯電路分析
4.3.1一般步驟
4.3.2分析舉例
4.4基于邏輯門的組合邏輯電路設(shè)計
4.4.1一般步驟
4.4.2設(shè)計舉例
4.5常用中規(guī)模組合邏輯器件
*4.5.1加法器
*4.5.2數(shù)值比較器
4.5.3編碼器
4.5.4譯碼器
4.5.5數(shù)據(jù)選擇器
4.6中規(guī)模組合邏輯器件的應(yīng)用
4.6.1微控制器報警編碼電路
4.6.2模/數(shù)轉(zhuǎn)換器中的編碼電路
4.6.3七段顯示譯碼
4.6.4地址譯碼
本章小結(jié)
本章習題
本章自測
第5章時序邏輯電路
5.1時序邏輯電路的基本概念
5.1.1時序邏輯電路的結(jié)構(gòu)與特點
5.1.2時序邏輯電路的分類
5.1.3時序邏輯電路的描述方式
5.2時序邏輯電路的基本單元——
觸發(fā)器
*5.2.1基本RS觸發(fā)器
*5.2.2同步RS觸發(fā)器
5.2.3集成D觸發(fā)器
5.2.4集成JK觸發(fā)器
5.2.5集成T觸發(fā)器
5.2.6觸發(fā)器異步控制及功能轉(zhuǎn)換
5.3基于觸發(fā)器的同步時序電路
分析
5.3.1一般步驟
5.3.2分析舉例
5.4基于觸發(fā)器的同步時序電路
設(shè)計
5.4.1一般步驟
5.4.2設(shè)計舉例
5.5常用中規(guī)模時序邏輯器件
5.5.1計數(shù)器
5.5.2移位寄存器
5.6中規(guī)模時序邏輯器件的應(yīng)用
5.6.1計時器
5.6.2分頻器
5.6.3序列檢測器
5.6.4序列發(fā)生器
5.6.5移位型計數(shù)器
本章小結(jié)
本章習題
本章自測
第6章半導體存儲器與可編程邏輯器件
6.1引言
6.2半導體存儲器概述
6.2.1半導體存儲器的分類
6.2.2ROM存儲器
6.2.3RAM存儲器
6.3半導體存儲器的使用
6.4可編程邏輯器件概述
6.4.1PLD的分類
6.4.2PLD的一般結(jié)構(gòu)與表示方法
6.4.3LDPLD的編程特性
*6.4.4通用陣列邏輯器件
6.5高密度可編程邏輯器件
6.5.1與或陣列結(jié)構(gòu)CPLD
6.5.2單元型查找表結(jié)構(gòu)FPGA
6.6PLD開發(fā)流程
6.6.1創(chuàng)建工程
6.6.2源程序輸入
6.6.3ModelSim仿真
6.6.4引腳約束
6.6.5綜合Synthesis
6.6.6布局布線/實現(xiàn)Implementation
6.6.7生成比特流bitstream
6.6.8下載驗證
6.6.9固化程序到外部FLASH
本章小結(jié)
本章習題
本章自測
第7章數(shù)/模和模/數(shù)轉(zhuǎn)換電路
7.1引言
7.2數(shù)/模轉(zhuǎn)換器
7.2.1數(shù)/模轉(zhuǎn)換的基本原理
7.2.2權(quán)電阻型D/A轉(zhuǎn)換器
7.2.3R-2R倒T形D/A轉(zhuǎn)換器
7.2.4D/A轉(zhuǎn)換器的主要性能參數(shù)
7.3模/數(shù)轉(zhuǎn)換器
7.3.1模/數(shù)轉(zhuǎn)換的基本原理
7.3.2并行比較型A/D轉(zhuǎn)換器
7.3.3逐次逼近型A/D轉(zhuǎn)換器
7.3.4雙積分型A/D轉(zhuǎn)換器
7.3.5A/D轉(zhuǎn)換器的主要性能參數(shù)
本章小結(jié)
本章習題
本章自測
附錄
附錄A數(shù)字電路的Verilog設(shè)計
A.1設(shè)計層次（Design Hierarchy）
A.2模塊
A.3聲明與規(guī)則
A.4描述方式
A.5基本詞法
A.6語句
A.7數(shù)字電路Verilog設(shè)計實例
附錄B數(shù)字電路的計算機仿真設(shè)計
參考文獻
書單推薦
