第1章 EDA技術(shù)概述 001
1.1 EDA技術(shù)及其發(fā)展 002
1.2 Top-down設(shè)計與IP核復(fù)用 004
1.2.1 Top-down設(shè)計 004
1.2.2 Bottom-up設(shè)計 005
1.2.3 IP復(fù)用技術(shù)與SoC 005
1.3 數(shù)字設(shè)計的流程 006
1.3.1 設(shè)計輸入 007
1.3.2 綜合 007
1.3.3 布局布線 008
1.3.4 仿真 008
1.3.5 編程配置 009
1.4 常用的EDA工具軟件 009
1.5 EDA技術(shù)的發(fā)展趨勢 012
013
第2章 FPGA/CPLD器件 014
2.1 PLD器件概述 015
2.1.1 PLD器件的發(fā)展歷程 015
2.1.2 PLD器件的分類 015
2.2 PLD的基本原理與結(jié)構(gòu) 017
2.2.1 PLD器件的基本結(jié)構(gòu) 017
2.2.2 PLD電路的表示方法 018
2.3 低密度PLD的原理與結(jié)構(gòu) 019
2.4 CPLD的原理與結(jié)構(gòu) 023
2.4.1 宏單元結(jié)構(gòu) 023
2.4.2 典型CPLD的結(jié)構(gòu) 024
2.5 FPGA的原理與結(jié)構(gòu) 025
2.5.1 查找表結(jié)構(gòu) 025
2.5.2 Cyclone IV器件結(jié)構(gòu) 027
2.6 FPGA/CPLD的編程元件 030
2.7 邊界掃描測試技術(shù) 034
2.8 FPGA/CPLD的編程與配置 035
2.8.1 在系統(tǒng)可編程 035
2.8.2 FPGA器件的配置 036
2.8.3 Cyclone IV器件的編程 037
2.9 Intel的FPGA/CPLD器件 040
2.10 FPGA/CPLD的發(fā)展趨勢 043
043
第3章 Quartus Prime使用指南 044
3.1 Quartus Prime原理圖設(shè)計 046
3.1.1 半加器原理圖設(shè)計輸入 046
3.1.2 1位全加器設(shè)計輸入 049
3.1.3 1位全加器的編譯 050
3.1.4 1位全加器的仿真 052
3.1.5 1位全加器的下載 056
3.1.6 配置數(shù)據(jù)固化與脫機運行 060
3.2 基于IP核的設(shè)計 062
3.2.1 用LPM_COUNTER設(shè)計模24方向可控計數(shù)器 063
3.2.2 用LPM_ROM模塊實現(xiàn)4×4無符號數(shù)乘法器 069
3.3 SignalTap II的使用方法 076
3.4 Quartus Prime的優(yōu)化設(shè)置與時序分析 080
084
第4章 VHDL設(shè)計初步 087
4.1 VHDL簡介 088
4.2 VHDL組合電路設(shè)計 089
4.3 VHDL時序電路設(shè)計 093
098
第5章 VHDL結(jié)構(gòu)與要素 099
5.1 實體 100
5.1.1 類屬參數(shù)說明 100
5.1.2 端口說明 101
5.2 結(jié)構(gòu)體 102
5.3 VHDL庫和程 103
5.3.1 庫 103
5.3.2 程 106
5.4 配置 107
5.5 子程序 110
5.5.1 過程（PROCEDURE） 110
5.5.2 函數(shù)（FUNCTION） 112
5.6 VHDL文字規(guī)則 114
5.6.1 標識符 114
5.6.2 數(shù)字 115
5.6.3 字符串 116
5.7 數(shù)據(jù)對象 116
5.7.1 常量 116
5.7.2 變量 117
5.7.3 信號 117
5.7.4 文件 118
5.8 VHDL數(shù)據(jù)類型 118
5.8.1 預(yù)定義數(shù)據(jù)類型 119
5.8.2 用戶自定義數(shù)據(jù)類型 122
5.8.3 數(shù)據(jù)類型的轉(zhuǎn)換 125
5.9 VHDL運算符 127
5.9.1 邏輯運算符 127
5.9.2 關(guān)系運算符 127
5.9.3 算術(shù)運算符 128
5.9.4 并置運算符 129
5.9.5 運算符重載 129
130
第6章 VHDL基本語句 132
6.1 順序語句 133
6.1.1 賦值語句 133
6.1.2 IF語句 133
6.1.3 CASE語句 139
6.1.4 LOOP語句 142
6.1.5 NEXT與EXIT語句 143
6.1.6 WAIT語句 144
6.1.7 子程序調(diào)用語句 146
6.1.8 斷言語句 146
6.1.9 REPORT語句 147
6.1.10 NULL語句 148
6.2 并行語句 148
6.2.1 并行信號賦值語句 148
6.2.2 程語句 153
6.2.3 塊語句 156
6.2.4 元件例化語句 157
6.2.5 生成語句 159
6.2.6 并行過程調(diào)用語句 161
6.3 屬性說明與定義語句 162
6.3.1 數(shù)據(jù)類型屬性 162
6.3.2 數(shù)組屬性 163
6.3.3 信號屬性 164
165
第7章 VHDL設(shè)階 166
7.1 行為描述 167
7.2 數(shù)據(jù)流描述 168
7.3 結(jié)構(gòu)描述 169
7.3.1 用結(jié)構(gòu)描述設(shè)計1位全加器 169
7.3.2 用結(jié)構(gòu)描述設(shè)計4位加法器 171
7.3.3 用結(jié)構(gòu)描述設(shè)計8位加法器 172
7.4 三態(tài)邏輯設(shè)計 173
7.5 分頻器設(shè)計 175
7.5.1 占空比為50%的奇數(shù)分頻 175
7.5.2 半整數(shù)分頻 178
7.5.3 數(shù)控分頻器 179
7.6 用鎖相環(huán)IP核實現(xiàn)倍頻和相移 180
186
第8章 VHDL有限狀態(tài)機設(shè)計 187
8.1 有限狀態(tài)機 188
8.1.1 有限狀態(tài)機的描述 188
8.1.2 枚舉數(shù)據(jù)類型 190
8.2 有限狀態(tài)機的描述方式 192
8.2.1 程表述方式 192
8.2.2 程表述方式 193
8.2.3 程表述方式 196
8.3 狀態(tài)編碼 198
8.3.1 常用的編碼方式 199
8.3.2 用ATTRIBUTE編碼方式 200
8.3.3 用常行編碼 202
8.4 有限狀態(tài)機設(shè)計要點 203
8.4.1 起始狀態(tài)的選擇和復(fù)位 203
8.4.2 多余狀態(tài)的處理 205
8.5 有限狀態(tài)機應(yīng)用實例 206
8.5.1 用有限狀態(tài)機控制流水燈 206
8.5.2 用有限狀態(tài)機控制A/D采樣 209
211
第9章 VHDL數(shù)字設(shè)計與優(yōu)化 212
9.1 流水線設(shè)計 213
9.2 資源共享 216
9.3 4×4矩陣鍵盤 219
9.4 字 符 液 晶 224
9.5 漢字圖形點陣液晶 230
9.6 VGA顯示器 237
9.6.1 VGA顯示原理與時序 237
9.6.2 VGA彩條信號發(fā)生器 239
9.6.3 VGA圖像顯示與控制 244
9.7 音樂演奏電路 250
9.7.1 音樂演奏實現(xiàn)的方法 250
9.7.2 實現(xiàn)與下載 252
255
第10章 VHDL的Test Bench仿真 257
10.1 VHDL仿真概述 258
10.2 VHDL測臺 258
10.2.1 用VHDL描述仿真激勵信號 259
10.2.2 用TEXTI行仿真 262
10.3 ModelSim SE仿真實例 265
10.3.1 圖形界面仿真方式 268
10.3.2 命令行仿真方式 271
10.3.3 ModelSim SE時序仿真 272
0 275
第11章 VHDL設(shè)計實例 278
11.1 M序列產(chǎn)生器 279
11.2 Gold碼 283
11.3 數(shù)字過零檢測和等精度頻率測量 285
11.3.1 數(shù)字過零檢測 286
11.3.2 等精度頻率測量 287
11.3.3 數(shù)字測量系統(tǒng) 289
11.4 QPSK數(shù)字調(diào)制器 292
11.5 小型神經(jīng)網(wǎng)絡(luò) 301
11.6 數(shù)字AGC 305
1 314
附錄A VHDL關(guān)鍵字 315
參考文獻 316