原書前言

時序(Timing)，時序，時序!這是數(shù)字電路工程師在設(shè)計一塊半導(dǎo)體芯片時最需要關(guān)注的部分。時序是什么，它是怎么被描述的，它是怎么被驗證(Verify)的?一個大型數(shù)字設(shè)計的設(shè)計團隊可能會花費數(shù)月來設(shè)計架構(gòu)，進行迭代，以達到要求的時序目標(biāo)。除了功能驗證外，時序收斂(Timing Closure)也是一個里程碑，它決定了一塊芯片什么時候可以被交付給半導(dǎo)體工廠(Foundry)生產(chǎn)。本書介紹了如何用STA(Static Timing Analysis，靜態(tài)時序分析)為納米級芯片進行時序驗證。

本書的內(nèi)容來源于我們在復(fù)雜納米級芯片時序驗證方面多年的工作經(jīng)驗。我們咨詢了很多工程師，嘗試去了解STA的各個方面以及相應(yīng)的背景。不幸的是，現(xiàn)在沒有一本書可以讓工程師馬上了解STA的具體細節(jié)。芯片工程師缺少時序相關(guān)的參考指南，就是那種涵蓋從基礎(chǔ)知識到先進時序驗證方法的資料。

本書的目的是為STA領(lǐng)域的初學(xué)者以及資深工程師提供一本參考書。本書既介紹了根本的理論背景，也深入介紹了如何用STA進行時序驗證。本書涵蓋的知識點包括：單元時序(Cell Timing)、互連線(Interconnect)、時序計算(Timing Calculation)以及串?dāng)_(Crosstalk)，這些都能影響納米級芯片的時序。本書介紹了時序信息是如何存儲在單元庫(Cell Libraries)中的，這些庫又是如何被綜合工具(Synthesis Tools)和 STA工具用來計算和驗證時序的。

本書所講述的主題包括了CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導(dǎo)體)邏輯門(Logic Gates)、單元庫(Cell Library)、時序弧(Timing Arcs)、波形轉(zhuǎn)換率(Waveform Slew)、單元電容(Cell Capacitance)、時序模型(Timing Modeling)、互連線寄生參數(shù)(Interconnect Parasitic)及耦合效應(yīng)(Coupling)、布局前后(Pre-Layout and Post-Layout)的互連線模型、延遲計算(Delay Calculation)、用來分析內(nèi)部時序路徑和IO(Input/Output，輸入輸出)接口的時序約束規(guī)范(Specification)，還包括了先進模型的概念，比如CCS(Composite Current Source，復(fù)合電流源)時序和噪聲模型，包括動態(tài)功耗和漏電功耗的功耗模型，以及串?dāng)_效應(yīng)對時序和噪聲的影響。

STA從簡單塊(Block)的驗證開始，這對剛進入本領(lǐng)域的新人很有用。然后會涉及復(fù)雜納米級設(shè)計所用到的概念，比如OCV(On-Chip Variation，片上變化)的模型、門控時鐘(Clock Gating)、半周期(Half-Cycle)和多周期(Multicycle)路徑、偽路徑(False Paths)，以及源同步（Source Synchronous）IO接口時序，比如DDR(Double Data Rate,雙倍數(shù)據(jù)速率)存儲器接口。本書詳細介紹了如何在不同工藝、環(huán)境以及互連線工藝角(Corner)下進行時序分析；層次化(Hierarchical)設(shè)計方法所需要的全局時序驗證和層次化模塊時序驗證；如何建立時序分析環(huán)境以及多個具體的時序分析案例；時序檢查是如何進行的，并提供了幾個常用的場景(Scenarios)來幫助說明這一概念。也對MMMC(Multi-Mode Multi-Corner，多模式多工藝角)分析、功耗管理(Power Management)，以及統(tǒng)計時序分析(Statistical Timing Analyses)進行了介紹。

本書在附錄部分提供了一些背景參考資料。這些資料完整介紹了幾種常用格式：SDC(Synopsys Design Constraints，新思設(shè)計約束)、SDF(Standard Delay Format，標(biāo)準(zhǔn)延遲格式)，以及SPEF(Standard Parasitic Exchange Format，標(biāo)準(zhǔn)寄生交換格式�…≡�文中將SPEF解釋為Standard Parasitic Extraction Format，但根據(jù)IEEE Std 1481-1999,應(yīng)為Standard Parasitic Exchange Format。譯文中將全部采用Standard Parasitic Exchange Format。譯者注)。本書也介紹了這些格式是如何為STA提供時序分析所需信息的。SDF提供了單元延遲和互連線延遲。SPEF提供寄生參數(shù)信息，也就是設(shè)計中所有線的電阻電容網(wǎng)絡(luò)。SDF和SPEF都是行業(yè)標(biāo)準(zhǔn)，也都有詳細介紹。SDC格式被用來提供時序規(guī)范或者待分析設(shè)計的約束。這包括進行分析的環(huán)境的規(guī)范。SDC是事實上的描述時序規(guī)范的行業(yè)標(biāo)準(zhǔn)。
IC芯片設(shè)計中的靜態(tài)時序分析實踐原 書 前 言本書的目標(biāo)讀者包括芯片設(shè)計以及ASIC(Application-Specific Integrated Circuit，專用集成電路)時序驗證的專業(yè)人士，也包括在邏輯和芯片設(shè)計領(lǐng)域的學(xué)生。無論是剛接觸STA的初學(xué)者，還是熟知STA的專業(yè)人士，都可以使用本書，因為本書涵蓋了很廣的知識范圍。本書旨在用易讀易懂的解釋，搭配圖表的詳細時序報告，來介紹時序分析的方方面面。
本書可以作為具有數(shù)字邏輯設(shè)計背景知識的工程師的時序驗證課程的教材，也可以作為高校數(shù)字邏輯設(shè)計課程的第2本教科書，學(xué)生可以從中學(xué)習(xí)STA的基礎(chǔ)知識并把它運用到課程里的任意邏輯設(shè)計上。

本書特別強調(diào)并詳細解釋了所有相關(guān)的基礎(chǔ)概念，我們相信這些基礎(chǔ)概念是學(xué)習(xí)更復(fù)雜知識的基礎(chǔ)。本書既介紹了理論背景，也用相關(guān)的納米級設(shè)計的真實案例說明了STA的實際操作方法，希望為工程師和學(xué)生填補該領(lǐng)域的空白。
雖然本書主要介紹的是CMOS數(shù)字同步設(shè)計，但是，這些基本原理也可以應(yīng)用到其他相關(guān)的設(shè)計上，比如FPGA和異步設(shè)計等。

本書架構(gòu)

本書先介紹基礎(chǔ)的概念，再引入更復(fù)雜的知識點：以基礎(chǔ)的時序概念作為開始，然后是常用的庫模型和延遲計算方法，接著是納米級設(shè)計的噪聲和串?dāng)_的處理方法；詳細的背景介紹完之后，會介紹使用STA進行時序驗證的幾個關(guān)鍵知識點；最后兩章會介紹更高階的話題，包括特殊IO接口的驗證、門控時鐘、時序借用(Time Borrowing)、功耗管理、多工藝角時序驗證，以及統(tǒng)計時序分析。
第1章介紹了什么是STA以及它是怎么用來時序驗證的。功耗和可靠性也要在STA中考慮。第2章介紹了CMOS邏輯的基礎(chǔ)知識以及STA相關(guān)的術(shù)語。

第3章介紹了時序相關(guān)信息是如何存儲在常見的庫單元(Library Cell)中的。雖然1個庫單元包含很多屬性，但本章只專注于那些和時序、串?dāng)_以及功耗分析相關(guān)的屬性。在納米級工藝中，互連線對時序的影響占支配地位。第4章概括介紹了互連寄生參數(shù)的各種建模技術(shù)和表示方法。

第5章解釋了在布局前后的時序驗證中，單元延遲(Cell Delay)和路徑延遲(Path Delay)是如何計算的。它擴展了之前章節(jié)提到的概念以得到整個設(shè)計的時序。
在納米級工藝中，串?dāng)_在設(shè)計的信號完整性(Signal Integrity)方面扮演了重要的角色。相關(guān)的噪聲和串?dāng)_分析，也就是毛刺分析和串?dāng)_分析，這些內(nèi)容在第6章有介紹。這些技術(shù)被用來確保ASIC在時序方面有足夠的魯棒性。

第7章是后續(xù)章節(jié)的必要準(zhǔn)備。它介紹了時序分析的環(huán)境是如何配置的，以及如何指定時鐘、IO特性、偽路徑以及多周期路徑。第8章介紹了時序檢查，它是多種時序分析方法中的一部分。這包括了建立時間、保持時間、異步時鐘恢復(fù)時間檢查以及移除時間檢查。這些時序檢查是為了確保待分析設(shè)計的時序得到全面的驗證。

第9章的重點在特殊接口的時序驗證。比如源同步(Source Synchronous)和存儲器接口(包括DDR接口)。其他進階的且重要的知識點，如時序借用、層次化設(shè)計、功耗管理，以及統(tǒng)計時序分析都在第10章有介紹。

SDC格式在附錄A中有介紹。該格式被用來指定設(shè)計的時序約束。附錄B用一些實例詳細描述了延遲是如何被反標(biāo)(Back-annotated)的。該格式用ASCII(American Standard Code for Information Interchange，美國信息交換標(biāo)準(zhǔn)代碼)的格式記錄設(shè)計的延遲。該格式被很多工具支持。附錄C介紹了SPEF格式，該格式用來描述設(shè)計的寄生電阻和寄生電容。
所有時序報告都是用PrimeTime生成的，這是來自Synopsys公司的STA工具。

致謝
我們要向eSilicon公司致以誠摯的感謝，給我們這個機會完成本書。
我們也要向那些在審查初稿時提供了大量寶貴建議的人們致以誠摯的感謝，他們是
Kit-Lam Cheong，Ravi Kurlagunda，Johnson Limqueco，Pete Jarvis，Sanjana Nair，Gilbert Nguyen，Chris Papademetrious，Pierrick Pedron，Hai Phuong，Sachin Sapatnekar，Ravi Shankar，Chris Smirga，Bill Tuohy，Yeffi Vanatta，and Hormoz Yaghutiel。
他們珍貴的反饋意見極大地提高了本書的質(zhì)量和有效性。

最后也是最重要的，我們要感謝我們的家庭，感謝他們對我們寫作本書的支持。

Rakesh Chadha博士
J.Bhasker博士