第4版前言
第3版前言
第2版前言
第1版前言
第1章數(shù)字電路基礎(chǔ)1
引言1
1.1數(shù)字信號(hào)與數(shù)字電路 1
1.1.1模擬信號(hào)和數(shù)字信號(hào) 1
1.1.2數(shù)字技術(shù)的發(fā)展及其應(yīng)用2
1.1.3數(shù)字集成電路的特點(diǎn)及其分類4
1.1.4數(shù)字電路的分析方法 7
1.2數(shù)制與編碼 7
1.2.1常用的計(jì)數(shù)制及其相互轉(zhuǎn)換規(guī)律 7
1.2.2二進(jìn)制數(shù)的算術(shù)運(yùn)算 8
1.2.3編碼 11
1.3邏輯代數(shù)基礎(chǔ) 12
1.3.1邏輯代數(shù)的3種基本運(yùn)算 13
1.3.2邏輯代數(shù)的基本公式和常用公式 15
1.3.3邏輯代數(shù)的基本規(guī)則 17
1.4邏輯函數(shù)的建立及其表示方法 17
1.4.1根據(jù)實(shí)際問題建立邏輯函數(shù)17
1.4.2邏輯函數(shù)式的不同表達(dá)形式及實(shí)現(xiàn)方法18
1.4.3按照真值表寫出邏輯函數(shù)式19
1.4.4根據(jù)波形圖轉(zhuǎn)換為真值表19
1.5邏輯函數(shù)的化簡(jiǎn) 20
1.5.1邏輯函數(shù)的最簡(jiǎn)形式 20
1.5.2邏輯函數(shù)的公式化簡(jiǎn)法 20
1.5.3用卡諾圖化簡(jiǎn)邏輯函數(shù) 22
1.6具有無(wú)關(guān)項(xiàng)邏輯函數(shù)的化簡(jiǎn) 26
1.7數(shù)字電路中半導(dǎo)體器件的開關(guān)特性 27
1.7.1半導(dǎo)體二極管的開關(guān)特性 27
1.7.2雙極型晶體管的開關(guān)特性30
1.7.3增強(qiáng)型絕緣柵場(chǎng)效應(yīng)晶體管的開關(guān)特性 33
習(xí)題1 35
第2章集成邏輯門電路38
引言 38
2.1基本邏輯門電路 38
2.1.1二極管與門及或門電路 39
2.1.2非門電路（BJT反相器） 39
2.2CMOS邏輯門電路 40
2.2.1CMOS反相器 40
2.2.2常用的CMOS門電路 43
2.2.3CMOS傳輸門和雙向模擬開關(guān)44
2.2.4CMOS漏極開路門及三態(tài)門 45
2.2.5CMOS三態(tài)門的應(yīng)用47
2.2.6CMOS邏輯門的主要技術(shù)參數(shù)47
2.3TTL邏輯門電路50
2.3.1TTL與非門電路結(jié)構(gòu)和工作原理50
2.3.2TTL或非門 53
2.3.3TTL系列門電路的技術(shù)參數(shù)54
2.3.4TTL集電極開路門和三態(tài)門57
*2.4射極耦合邏輯門電路（ECL門） 60
2.5BiCMOS門電路 63
2.5.1BiCMOS反相器 63
2.5.2其他的BiCMOS門電路 63
2.6邏輯門電路使用中的幾個(gè)問題 64
2.6.1正負(fù)邏輯問題 64
2.6.2實(shí)際使用邏輯門的處理措施64
2.6.3邏輯門電路綜合分析例66
習(xí)題2 68
第3章組合邏輯電路 74
引言 74
3.1組合邏輯電路概述 74
3.2組合邏輯電路的分析方法 75
3.2.1分析組合邏輯電路的大致步驟 75
3.2.2幾種常用的集成組合邏輯電路75
3.3組合邏輯電路設(shè)計(jì) 81
3.3.1概述 81
3.3.2組合邏輯電路的設(shè)計(jì)方法 82
3.3.3組合邏輯電路硬接線設(shè)計(jì)方法總結(jié) 82
3.4用小規(guī)模集成電路（SSI）設(shè)計(jì)組合邏輯電路82
3.4.1設(shè)計(jì)組合邏輯電路的大致步驟 82
3.4.2組合邏輯電路設(shè)計(jì)舉例 83
3.4.3編碼器84
3.4.4譯碼器 87
3.4.5數(shù)值比較器 97
3.4.6多輸出邏輯函數(shù)的共用項(xiàng)設(shè)計(jì)99
*3.5組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn) 100
3.5.1產(chǎn)生競(jìng)爭(zhēng)-冒險(xiǎn)的原因 100
3.5.2消除競(jìng)爭(zhēng)-冒險(xiǎn)的方法 101
3.6用MSI芯片設(shè)計(jì)其他的組合邏輯電路 102
3.6.1用集成數(shù)據(jù)選擇器實(shí)現(xiàn)其他組合邏輯功能 102
3.6.2用譯碼器實(shí)現(xiàn)多種組合邏輯功能 106
3.6.3用全加器實(shí)現(xiàn)多種組合邏輯功能 109
3.7組合邏輯電路綜合應(yīng)用例 112
習(xí)題3 115
第4章鎖存器和觸發(fā)器120
引言120
4.1概述 120
4.2基本SR鎖存器120
4.2.1用與非門構(gòu)成的基本SR鎖存器 121
4.2.2用或非門構(gòu)成的基本SR鎖存器123
4.2.3集成基本SR鎖存器123
4.3時(shí)鐘觸發(fā)器 125
4.3.1門控鎖存器125
4.3.2主從觸發(fā)器 128
4.3.3幾種常用的邊沿觸發(fā)器 132
4.4T觸發(fā)器和T′觸發(fā)器 139
4.4.1T觸發(fā)器 139
4.4.2T′觸發(fā)器 140
4.5時(shí)鐘觸發(fā)器轉(zhuǎn)換設(shè)計(jì) 140
4.5.1JK觸發(fā)器轉(zhuǎn)換為D、T、T′觸發(fā)器140
4.5.2D觸發(fā)器轉(zhuǎn)換為JK、T、T′觸發(fā)器141
4.6觸發(fā)器應(yīng)用舉例 141
習(xí)題4 143
第5章時(shí)序邏輯電路149
引言149
5.1概述 149
5.2時(shí)序邏輯電路的分析方法 150
5.2.1分析時(shí)序邏輯電路的大致步驟 150
5.2.2寄存器和移位寄存器 151
5.2.3計(jì)數(shù)器 156
5.3時(shí)序邏輯電路設(shè)計(jì) 173
5.3.13種設(shè)計(jì)方法 173
5.3.2一般同步時(shí)序邏輯電路的設(shè)計(jì)方法 173
5.4MSI時(shí)序邏輯器件的應(yīng)用 184
5.4.1MSI計(jì)數(shù)器芯片的應(yīng)用 184
5.4.2MSI寄存器芯片的應(yīng)用 191
習(xí)題5 193
第6章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件200
引言 200
6.1半導(dǎo)體存儲(chǔ)器 200
6.1.1半導(dǎo)體存儲(chǔ)器的特點(diǎn) 201
6.1.2半導(dǎo)體存儲(chǔ)器的分類 201
6.1.3半導(dǎo)體存儲(chǔ)器的主要技術(shù)指標(biāo) 201
6.2隨機(jī)存取存儲(chǔ)器（RAM） 202
6.2.1RAM的結(jié)構(gòu) 202
6.2.2RAM的存儲(chǔ)單元204
6.2.3RAM的應(yīng)用 206
6.3只讀存儲(chǔ)器（ROM） 209
6.3.1ROM的結(jié)構(gòu) 209
6.3.2掩模式只讀存儲(chǔ)器（固定ROM） 209
6.3.3可編程只讀存儲(chǔ)器（PROM） 211
6.3.4可擦除可編程只讀存儲(chǔ)器（EPROM） 212
6.4存儲(chǔ)器容量的擴(kuò)展 216
6.5可編程邏輯器件（PLD） 219
6.5.1PLD概述 219
6.5.2可編程陣列邏輯（PAL） 222
6.5.3通用陣列邏輯（GAL） 225
6.5.4復(fù)雜可編程邏輯器件（CPLD） 230
6.5.5現(xiàn)場(chǎng)可編程門陣列（FPGA） 236
6.5.6在系統(tǒng)可編程邏輯器件（ISP-PLD）242
6.5.7FPGA和CPLD的比較245
6.5.8FPGA/CPLD的設(shè)計(jì)流程與開發(fā)工具246
習(xí)題6250
第7章數(shù)-模與模-數(shù)轉(zhuǎn)換器253
引言 253
7.1D-A轉(zhuǎn)換器 253
7.1.1D-A轉(zhuǎn)換器及其主要參數(shù) 253
7.1.2權(quán)電流型D-A轉(zhuǎn)換器 255
7.1.3倒T形電阻網(wǎng)絡(luò)D-A轉(zhuǎn)換器 255
7.1.4模擬電子開關(guān) 257
7.2A-D轉(zhuǎn)換器 260
7.2.1A-D轉(zhuǎn)換的一般工作過(guò)程 260
7.2.2并行比較型A-D轉(zhuǎn)換器 262
7.2.3逐次逼近型A-D轉(zhuǎn)換器 264
*7.2.4雙積分式A-D轉(zhuǎn)換器 266
7.2.5A-D轉(zhuǎn)換器主要技術(shù)指標(biāo) 269
*7.2.6集成A-D轉(zhuǎn)換器及其應(yīng)用270
習(xí)題7 273
第8章脈沖波形的產(chǎn)生與變換275
引言275
8.1實(shí)際的矩形波電壓及其參數(shù) 275
8.2集成555定時(shí)器276
8.2.1集成555定時(shí)器簡(jiǎn)介 276
8.2.2集成定時(shí)器CC7555的內(nèi)部邏輯電路 276
8.2.3CC7555的工作原理 277
8.3施密特觸發(fā)器278
8.3.1用555定時(shí)器構(gòu)成施密特觸發(fā)器 278
8.3.2集成施密特觸發(fā)器280
*8.3.3用TTL門組成施密特觸發(fā)器282
8.4單穩(wěn)態(tài)觸發(fā)器283
8.4.1555定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)器284
8.4.2集成單穩(wěn)態(tài)觸發(fā)器286
*8.4.3用門電路組成的積分型單穩(wěn)態(tài)觸發(fā)器 287
8.5多諧振蕩器289
8.5.1555定時(shí)器構(gòu)成多諧振蕩器290
8.5.2石英晶體振蕩器 293
8.6脈沖信號(hào)產(chǎn)生與變換電路綜合應(yīng)用舉例295
習(xí)題8 300
第9章數(shù)字電路虛擬實(shí)驗(yàn)與數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)306
引言306
9.1Multisim14.0使用方法簡(jiǎn)介306
9.1.1數(shù)字電路模擬用虛擬儀表介紹307
9.1.2放置元件的方法311
9.1.3連線操作311
9.1.4基本數(shù)字電路分析與設(shè)計(jì)舉例313
9.1.5基于Multisim的數(shù)字系統(tǒng)綜合設(shè)計(jì)320
9.2數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)330
9.2.1用EDA設(shè)計(jì)數(shù)字系統(tǒng)的一般流程330
9.2.2硬件描述語(yǔ)言Verilog HDL簡(jiǎn)介331
9.2.3Verilog HDL的基本元素331
9.2.4Verilog HDL的語(yǔ)法結(jié)構(gòu)334
9.2.5Verilog HDL描述數(shù)字邏輯電路舉例341
9.2.6用ModelSim軟件仿真數(shù)字系統(tǒng)346
9.2.7基于Verilog HDL語(yǔ)言的數(shù)字系統(tǒng)綜合設(shè)計(jì)350
習(xí)題9 358
附錄 359
附錄A美國(guó)標(biāo)準(zhǔn)信息交換碼（ASCII） 359
附錄B國(guó)內(nèi)外常用邏輯符號(hào)對(duì)照表 359
附錄CTTL和CMOS邏輯門電路主要技術(shù)參數(shù) 362
附錄D二進(jìn)制邏輯單元圖形符號(hào)簡(jiǎn)介（GB/T 4728.12—2022）362
D.1二進(jìn)制邏輯單元圖形符號(hào)的組成 362
D.1.1方框362
D.1.2限定符號(hào)362
D.2邏輯狀態(tài)及其約定 365
D.2.1內(nèi)部邏輯狀態(tài)和外部邏輯狀態(tài)365
D.2.2邏輯狀態(tài)和邏輯電平之間的關(guān)系365
附錄E國(guó)產(chǎn)半導(dǎo)體集成電路型號(hào)命名法（GB 3430—1989） 366
E.1型號(hào)的組成 366
E.2示例 366
附錄F常用ADC和DAC芯片簡(jiǎn)介 367
附錄G電阻器型號(hào)、名稱和標(biāo)稱系列 369
G.1電阻器型號(hào)名稱對(duì)照 369
G.2電阻器（電位器）標(biāo)稱系列及其誤差 369
部分習(xí)題答案370
參考文獻(xiàn)374