成全在线观看免费观看,久久97超碰色中文字幕

本書系統(tǒng)介紹了數(shù)字集成電路的設(shè)計(jì)思想、原理、方法和技術(shù)，主要內(nèi)容包括數(shù)字集成電路設(shè)計(jì)流程、Verilog硬件描述語(yǔ)言、基于Verilog HDL的邏輯設(shè)計(jì)方法、數(shù)字集成電路設(shè)計(jì)的驗(yàn)證方法、EDA 工具的原理及使用方法、基于FPGA的集成電路設(shè)計(jì)方法、低功耗設(shè)計(jì)技術(shù)、可測(cè)性設(shè)計(jì)方法、SoC設(shè)計(jì)方法以及多個(gè)復(fù)雜度較高的設(shè)計(jì)實(shí)例等。
本書根據(jù)數(shù)字集成電路設(shè)計(jì)與驗(yàn)證的工程需要確定知識(shí)結(jié)構(gòu)，內(nèi)容涵蓋了數(shù)字集成電路設(shè)計(jì)流程中的各個(gè)知識(shí)點(diǎn)；設(shè)計(jì)實(shí)例豐富且介紹詳盡，使讀者能夠深入了解各個(gè)設(shè)計(jì)環(huán)節(jié)，加深對(duì)設(shè)計(jì)方法的理解，提高工程實(shí)踐能力；在內(nèi)容的組織編排方面，突出邏輯性和條理性，遵循循序漸進(jìn)的原則，利于讀者學(xué)習(xí)和掌握。
本書可以作為高等學(xué)校電子信息類專業(yè)本科生和研究生的教材，也可供相關(guān)的工程技術(shù)人員參考。

本書內(nèi)容涵蓋了數(shù)字集成電路設(shè)計(jì)全流程，系統(tǒng)介紹了數(shù)字集成電路設(shè)計(jì)與驗(yàn)證的思想、原理、方法和技術(shù)。涵蓋數(shù)字集成電路設(shè)計(jì)概述、數(shù)字集成電路設(shè)計(jì)流程、Verilog硬件描述語(yǔ)言、基于Verilog HDL的邏輯設(shè)計(jì)方法、數(shù)字集成電路設(shè)計(jì)的驗(yàn)證方法、EDA工具的原理及使用方法、基于FPGA的集成電路設(shè)計(jì)方法、低功耗設(shè)計(jì)技術(shù)、可測(cè)性設(shè)計(jì)方法、SOC設(shè)計(jì)方法、設(shè)計(jì)實(shí)例等內(nèi)容。本書具有以下特點(diǎn)：（1）內(nèi)容新穎，緊跟學(xué)科和產(chǎn)業(yè)發(fā)展，將新的研究成果和先進(jìn)的實(shí)用技術(shù)納入其中。
（2）知識(shí)結(jié)構(gòu)系統(tǒng)完備，內(nèi)容涵蓋了數(shù)字集成電路設(shè)計(jì)流程中的各個(gè)知識(shí)點(diǎn)。
（3）設(shè)計(jì)實(shí)例豐富，每個(gè)實(shí)例都來自作者的科研項(xiàng)目，具有一定的設(shè)計(jì)復(fù)雜度和創(chuàng)新性，并經(jīng)過嚴(yán)格的測(cè)試驗(yàn)證；所有實(shí)例都提供全部的Verilog RTL設(shè)計(jì)代碼和驗(yàn)證代碼及測(cè)試向量，供讀者參考；通過對(duì)設(shè)計(jì)實(shí)例的詳細(xì)講解和讀者親自動(dòng)手實(shí)踐，培養(yǎng)讀者的工程思維和動(dòng)手能力。
（4）注重總結(jié)和提煉具有普遍指導(dǎo)意義的設(shè)計(jì)思想和方法，引導(dǎo)讀者舉一反三，提高分析問題和解決問題的能力。
（5）在內(nèi)容的組織與編排方面突出邏輯性和條理性，遵循循序漸進(jìn)的原則，符合讀者的學(xué)習(xí)習(xí)慣。

數(shù)字集成電路設(shè)計(jì)技術(shù)是信息產(chǎn)業(yè)的核心技術(shù)，關(guān)系到國(guó)家的安全和經(jīng)濟(jì)的發(fā)展，體現(xiàn)了一個(gè)國(guó)家的核心競(jìng)爭(zhēng)力和創(chuàng)新能力。目前，我國(guó)集成電路設(shè)計(jì)產(chǎn)業(yè)發(fā)展迅速，人才缺口較大，很多高校的電子信息類專業(yè)陸續(xù)開設(shè)了數(shù)字集成電路設(shè)計(jì)相關(guān)課程。編寫本書的目的是提高我國(guó)數(shù)字集成電路設(shè)計(jì)人才的培養(yǎng)質(zhì)量，為我國(guó)集成電路設(shè)計(jì)產(chǎn)業(yè)的發(fā)展提供支持。
編寫本書的指導(dǎo)思想是：面向?qū)W科前沿，面向產(chǎn)業(yè)需求，面向工程實(shí)踐，在內(nèi)容的選擇和組織上體現(xiàn)出系統(tǒng)性、完備性、先進(jìn)性和實(shí)用性。
基于上述指導(dǎo)思想，本書首先介紹了數(shù)字集成電路的歷史、現(xiàn)狀和發(fā)展趨勢(shì)，以及相關(guān)的基本概念、思想和方法；然后介紹了目前產(chǎn)業(yè)界流行的數(shù)字集成電路設(shè)計(jì)流程，之后以該設(shè)計(jì)流程為主線，詳細(xì)介紹了流程中各個(gè)環(huán)節(jié)所用到的設(shè)計(jì)思想、原理、方法和技術(shù)，主要內(nèi)容包括數(shù)字集成電路設(shè)計(jì)流程、Verilog硬件描述語(yǔ)言、基于Verilog HDL的邏輯設(shè)計(jì)方法、數(shù)字集成電路設(shè)計(jì)的驗(yàn)證方法、EDA 工具的原理及使用方法、基于FPGA 的集成電路設(shè)計(jì)方法、低功耗設(shè)計(jì)技術(shù)、可測(cè)性設(shè)計(jì)方法、SoC設(shè)計(jì)方法以及多個(gè)復(fù)雜度較高的設(shè)計(jì)實(shí)例等。
本書內(nèi)容新穎，緊跟學(xué)科前沿，能夠把新的理論研究成果和先進(jìn)的實(shí)用技術(shù)及時(shí)納入其中；知識(shí)結(jié)構(gòu)系統(tǒng)完備，內(nèi)容涵蓋了數(shù)字集成電路設(shè)計(jì)流程中的各個(gè)知識(shí)點(diǎn)；設(shè)計(jì)實(shí)例豐富，每個(gè)實(shí)例都來自筆者的科研項(xiàng)目且介紹詳盡，使讀者能夠深入了解各個(gè)設(shè)計(jì)環(huán)節(jié)，加深對(duì)設(shè)計(jì)方法的理解，提高工程實(shí)踐能力；注重總結(jié)和提煉具有普遍指導(dǎo)意義的設(shè)計(jì)思想和方法，引導(dǎo)讀者重視對(duì)一般性的設(shè)計(jì)思想、設(shè)計(jì)方法的理解和掌握，而非僅僅局限于某些具體問題的解決，從而提高讀者分析問題和解決問題的能力；在內(nèi)容的組織編排方面，突出邏輯性和條理性，遵循循序漸進(jìn)的原則，符合學(xué)習(xí)習(xí)慣。
本書可以作為高等學(xué)校電子信息類專業(yè)本科生和研究生的教材，也可供相關(guān)的工程技術(shù)人員參考。建議本教材的授課學(xué)時(shí)為80學(xué)時(shí)，其中理論48學(xué)時(shí)，實(shí)驗(yàn)32學(xué)時(shí)，具體學(xué)時(shí)分配見下表：
授課內(nèi)容學(xué)時(shí)分配
第1章數(shù)字集成電路設(shè)計(jì)概述 4學(xué)時(shí)
第2章數(shù)字集成電路設(shè)計(jì)流程 8學(xué)時(shí)
第3章 Verilog硬件描述語(yǔ)言 8學(xué)時(shí)
第4章基于Verilog HDL的邏輯設(shè)計(jì)方法 6學(xué)時(shí)
第5章數(shù)字集成電路設(shè)計(jì)的驗(yàn)證方法 4學(xué)時(shí)
第6章 EDA工具的原理及使用方法 8學(xué)時(shí)
第7章基于FPGA的集成電路設(shè)計(jì)方法 4學(xué)時(shí)
第8章低功耗設(shè)計(jì)技術(shù) 2學(xué)時(shí)
第9章可測(cè)性設(shè)計(jì)方法 2學(xué)時(shí)
第10章 SoC設(shè)計(jì)方法 2學(xué)時(shí)
實(shí)驗(yàn)(可從第11~15章5個(gè)設(shè)計(jì)實(shí)例中選擇1個(gè)作為實(shí)驗(yàn)內(nèi)容，將設(shè)計(jì)實(shí)例劃分為體系結(jié)構(gòu) 32學(xué)時(shí)
設(shè)計(jì)、各個(gè)子模塊的RTL代碼設(shè)計(jì)與功能仿真、系統(tǒng)集成與功能仿真、基于FPGA 進(jìn)行綜
合與布局布線、靜態(tài)時(shí)序分析與時(shí)序仿真、FPGA實(shí)現(xiàn)與測(cè)試等多個(gè)實(shí)驗(yàn))
本書由曲英杰和李陽(yáng)編寫，筆者學(xué)生明洋、仝令威、林澤龍、苗恒、馬敬萬(wàn)、孫希杰、趙晨旭、王靜等參與了書中部分設(shè)計(jì)實(shí)例的仿真與驗(yàn)證工作，在此向他們表示感謝。本書在編寫過程中參考了近年來國(guó)內(nèi)外出版的多本同類書籍和相關(guān)資料，在此一并向相關(guān)人員表示衷心的感謝!
限于筆者水平，書中難免有不當(dāng)之處，敬請(qǐng)廣大讀者批評(píng)指正!

編著者
E-mail：quyj_qd@163.com

曲英杰，現(xiàn)任青島科技大學(xué)教授，主要研究方向?yàn)榧呻娐吩O(shè)計(jì)、計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)、信息安全，擁有二十三年集成電路設(shè)計(jì)與教學(xué)經(jīng)驗(yàn)。本科畢業(yè)于山東大學(xué)，碩士畢業(yè)于南京航空航天大學(xué)，博士畢業(yè)于北京科技大學(xué)。1987年2月至2004年8月在青島理工大學(xué)任教師，2004年8月至今在青島科技大學(xué)任教師、教研室主任，負(fù)責(zé)籌建了集成電路設(shè)計(jì)與集成系統(tǒng)、微電子科學(xué)與工程兩個(gè)本科專業(yè)和計(jì)算機(jī)應(yīng)用技術(shù)碩士點(diǎn)，并擔(dān)任集成電路設(shè)計(jì)相關(guān)課程的主講教師。1998年8月至2001年12月在北京多思公司從事集成電路設(shè)計(jì)工作，2002年1月至2004年3月在東北大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)博士后流動(dòng)站和海信集團(tuán)ASIC中心從事集成電路設(shè)計(jì)方面的研究。主要科研成果如下：
（1）主持完成了青島市重點(diǎn)技術(shù)創(chuàng)新項(xiàng)目—可重構(gòu)密碼協(xié)處理器，設(shè)計(jì)實(shí)現(xiàn)了可重構(gòu)密碼協(xié)處理器的FPGA驗(yàn)證芯片，該項(xiàng)目已經(jīng)通過了青島市科技局和青島市經(jīng)濟(jì)委員會(huì)組織的鑒定，鑒定結(jié)論為水平。
（2）主持完成了青島市科技計(jì)劃項(xiàng)目—可移動(dòng)高性能電腦加密機(jī)的研究與設(shè)計(jì)，提出了可移動(dòng)高性能電腦加密機(jī)的設(shè)計(jì)方法與技術(shù)，并基于FPGA設(shè)計(jì)實(shí)現(xiàn)了一個(gè)原理樣機(jī)。該樣機(jī)采用USB2.0接口與電腦通信，能夠?qū)崿F(xiàn)AES算法和RSA算法，可用于機(jī)密文件的加密存儲(chǔ)和傳輸、數(shù)字簽名和身份認(rèn)證等領(lǐng)域。
（3）主持完成了“可重組加密芯片”項(xiàng)目，所設(shè)計(jì)的FPGA驗(yàn)證芯片通過了公安部和北京市專家組的測(cè)試。
（4）參與完成了“宏指令集計(jì)算機(jī)微處理器設(shè)計(jì)”項(xiàng)目，所設(shè)計(jì)的CPU已經(jīng)流片成功，并通過了權(quán)威部門的測(cè)試。
（5）主持設(shè)計(jì)完成了AES、RSA、SM2、SM4、DES、GOST、IDEA、RC5、RC6、SHA、SM3、MD5、RISC-V CPU等集成電路IP核，其中AES IP核已經(jīng)流片成功。
（6）發(fā)表學(xué)術(shù)論文50余篇。
（7）獲得發(fā)明專利授權(quán)5項(xiàng)、實(shí)用新型專利授權(quán)5項(xiàng)、軟件著作權(quán)8項(xiàng)。
（8）出版教材3部。

第1章　數(shù)字集成電路設(shè)計(jì)概述001
1.1　數(shù)字集成電路的發(fā)展歷史與現(xiàn)狀002
1.1.1　機(jī)械式計(jì)算機(jī)的啟蒙時(shí)代002
1.1.2　電子技術(shù)和半導(dǎo)體技術(shù)的誕生和發(fā)展002
1.2　現(xiàn)代數(shù)字IC 設(shè)計(jì)方法的發(fā)展005
1.2.1　自底向上的設(shè)計(jì)方法005
1.2.2　自頂向下的設(shè)計(jì)方法005
1.2.3　自頂向下與自底向上相結(jié)合的設(shè)計(jì)方法006
1.3　數(shù)字IC 前端設(shè)計(jì)語(yǔ)言及后端設(shè)計(jì)軟件（EDA） 006
1.3.1　Verilog 硬件描述語(yǔ)言007
1.3.2　VHDL 007
1.3.3　驗(yàn)證和驗(yàn)證語(yǔ)言007
1.3.4　數(shù)字IC 設(shè)計(jì)后端EDA 工具008
1.4　數(shù)字IC 的設(shè)計(jì)模式008
1.4.1　全定制設(shè)計(jì)模式008
1.4.2　標(biāo)準(zhǔn)單元設(shè)計(jì)模式009
1.4.3　門陣列設(shè)計(jì)模式009
1.4.4　宏模塊設(shè)計(jì)模式009
1.4.5　FPGA 設(shè)計(jì)模式009
1.4.6　不同設(shè)計(jì)模式的比較009
1.5　數(shù)字IC 設(shè)計(jì)面臨的挑戰(zhàn)010
1.5.1　工藝極限的挑戰(zhàn)010
1.5.2　投資風(fēng)險(xiǎn)的挑戰(zhàn)010
1.5.3　IC 工程師面臨的挑戰(zhàn)011
1.5.4　項(xiàng)目管理上的挑戰(zhàn)011
1.6　集成電路的分類011
1.6.1　按用途分類011
1.6.2　按集成度分類011
1.6.3　按設(shè)計(jì)與制造過程分類012
1.7　與集成電路設(shè)計(jì)與制造相關(guān)的常用術(shù)語(yǔ)和基本概念012
1.8　集成電路設(shè)計(jì)質(zhì)量評(píng)價(jià)014

第2章　數(shù)字集成電路設(shè)計(jì)流程016
2.1　數(shù)字集成電路設(shè)計(jì)流程簡(jiǎn)介017
2.2　系統(tǒng)體系結(jié)構(gòu)設(shè)計(jì)017
2.2.1　系統(tǒng)體系結(jié)構(gòu)設(shè)計(jì)的內(nèi)容及方法017
2.2.2　系統(tǒng)體系結(jié)構(gòu)設(shè)計(jì)實(shí)例018
2.3　RTL 代碼編寫045
2.4　RTL 代碼功能仿真046
2.5　綜合優(yōu)化048
2.6　可測(cè)性設(shè)計(jì)051
2.7　后端布局布線051
2.8　時(shí)序仿真052
2.9　靜態(tài)時(shí)序分析與時(shí)序收斂053
2.9.1　靜態(tài)時(shí)序分析053
2.9.2　時(shí)序收斂053
2.10　CMOS 工藝選擇053
2.11　IC 產(chǎn)業(yè)的變革及對(duì)設(shè)計(jì)方法的影響054

第3章　Verilog 硬件描述語(yǔ)言056
3.1　引言057
3.2　Verilog HDL 基本結(jié)構(gòu)057
3.2.1　簡(jiǎn)單的Verilog HDL 例子057
3.2.2　Verilog HDL 的基本結(jié)構(gòu)059
3.2.3　邏輯功能定義059
3.2.4　關(guān)鍵字060
3.2.5　標(biāo)識(shí)符060
3.2.6　編寫Verilog HDL 源代碼的標(biāo)準(zhǔn)061
3.3　數(shù)據(jù)類型及常量、變量062
3.4　運(yùn)算符及表達(dá)式066
3.5　語(yǔ)句069
3.6　賦值語(yǔ)句和塊語(yǔ)句070
3.7　條件語(yǔ)句073
3.8　循環(huán)語(yǔ)句075
3.9　結(jié)構(gòu)說明語(yǔ)句078
3.10　編譯預(yù)處理語(yǔ)句083
3.11　語(yǔ)句的順序執(zhí)行與并行執(zhí)行085
3.12　不同抽象級(jí)別的Verilog HDL 模型086
3.13　設(shè)計(jì)技巧088

第4章　基于Verilog HDL 的邏輯設(shè)計(jì)方法091
4.1　基本組合電路的設(shè)計(jì)方法092
4.2　基本時(shí)序電路設(shè)計(jì)097
4.3　同步狀態(tài)機(jī)的設(shè)計(jì)方法099
4.4　存儲(chǔ)模塊設(shè)計(jì)117
4.5　復(fù)雜數(shù)字系統(tǒng)的邏輯設(shè)計(jì)121
4.5.1　算法狀態(tài)機(jī)圖121
4.5.2　數(shù)據(jù)通道/控制器劃分122
4.5.3　復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)方法123
4.6　復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)舉例——多周期處理機(jī)設(shè)計(jì)123
4.6.1　多周期處理機(jī)Verilog RTL 代碼123
4.6.2　多周期處理機(jī)測(cè)試代碼128
4.6.3　多周期處理機(jī)功能仿真129
4.7　可綜合的Verilog RTL 設(shè)計(jì)129
4.7.1　可綜合的組合電路設(shè)計(jì)130
4.7.2　可綜合的時(shí)序電路設(shè)計(jì)131
4.8　代碼書寫風(fēng)格132

第5章　數(shù)字集成電路設(shè)計(jì)的驗(yàn)證方法133
5.1　數(shù)字集成電路設(shè)計(jì)驗(yàn)證的原理與方法134
5.2　軟件仿真舉例1：RSA 加密處理器仿真135
5.3　軟件仿真舉例2：基于USB 的RSA 加密處理器的功能仿真139
5.4　軟件仿真舉例3：AES 加密處理器的時(shí)序仿真143
5.5　硬件仿真舉例：基于USB 的AES/RSA 加密處理器的硬件仿真146
5.6　驗(yàn)證平臺(tái)編碼風(fēng)格150
5.7　驗(yàn)證平臺(tái)模塊設(shè)計(jì)150
5.8　驗(yàn)證平臺(tái)結(jié)構(gòu)設(shè)計(jì)154
5.9　斷言155
5.10　驗(yàn)證質(zhì)量評(píng)估156

第6章　EDA 工具的原理及使用方法158
6.1　ModelSim 的使用方法159
6.1.1　ModelSim 概覽159
6.1.2　基本仿真流程160
6.1.3　ModelSim 工程165
6.1.4　基于多庫(kù)的仿真171
6.1.5　在波形窗口中查看仿真結(jié)果174
6.1.6　利用ModelSim 進(jìn)行時(shí)序仿真178
6.2　Quartus Ⅱ的使用方法180
6.2.1　可編程邏輯設(shè)計(jì)流程180
6.2.2　設(shè)計(jì)輸入190
6.2.3　綜合198
6.2.4　仿真202
6.2.5　布局布線205
6.2.6　基于塊的設(shè)計(jì)211
6.2.7　時(shí)序分析215
6.2.8　時(shí)序逼近220
6.2.9　編程與配置224
6.2.10　調(diào)試228
6.2.11　工程更改管理231
6.2.12　系統(tǒng)級(jí)設(shè)計(jì)234
6.2.13　軟件開發(fā)238

第7章　基于FPGA 的集成電路設(shè)計(jì)方法241
7.1　FPGA 基礎(chǔ)知識(shí)242
7.2　FPGA 的基本結(jié)構(gòu)242
7.2.1　Cyclone Ⅳ系列FPGA 器件概述242
7.2.2　Cyclone Ⅳ器件的邏輯單元和邏輯陣列模塊246
7.2.3　Cyclone Ⅳ器件中的存儲(chǔ)器模塊250
7.2.4　Cyclone Ⅳ器件中的嵌入式乘法器253
7.3　FPGA 的設(shè)計(jì)流程256
7.4　基于FPGA 設(shè)計(jì)與實(shí)現(xiàn)集成電路的EDA 工具259
7.4.1　基于Quartus Prime 的FPGA 設(shè)計(jì)流程259
7.4.2　啟動(dòng)Quartus Prime 軟件259
7.4.3　創(chuàng)建一個(gè)新的工程260
7.4.4　輸入用Verilog 代碼描述的設(shè)計(jì)模型263
7.4.5　編譯設(shè)計(jì)電路266
7.4.6　引腳分配267
7.4.7　FPGA 芯片的編程與配置268
7.4.8　對(duì)所設(shè)計(jì)的電路進(jìn)行測(cè)試270

第8章　低功耗設(shè)計(jì)技術(shù)271
8.1　低功耗設(shè)計(jì)的背景和意義272
8.2　低功耗設(shè)計(jì)技術(shù)的發(fā)展趨勢(shì)273
8.3　常用的低功耗設(shè)計(jì)技術(shù)介紹275

第9章　可測(cè)性設(shè)計(jì)方法278
9.1　可測(cè)性設(shè)計(jì)的背景及意義279
9.2　可測(cè)性設(shè)計(jì)的基本概念與方法279
9.2.1　常用縮略語(yǔ)解釋279
9.2.2　DFT 的常用方法280
9.3　基于ATPG 的掃描測(cè)試284
9.3.1　掃描測(cè)試的基本原理284
9.3.2　掃描測(cè)試的主要階段285
9.3.3　掃描測(cè)試的基本時(shí)序286
9.3.4　掃描設(shè)計(jì)的注意事項(xiàng)287
9.4　邊界掃描電路設(shè)計(jì)288
9.4.1　邊界掃描簡(jiǎn)介288
9.4.2　邊界掃描電路結(jié)構(gòu)289
9.4.3　TAP 控制器及指令集289
9.4.4　基于BSD Compiler 的邊界掃描電路設(shè)計(jì)方法292

第10章　SoC 設(shè)計(jì)方法297
10.1　SoC 概述297
10.2　SoC 設(shè)計(jì)流程300
10.2.1　軟硬件協(xié)同設(shè)計(jì)300
10.2.2　基于標(biāo)準(zhǔn)單元的SoC 芯片設(shè)計(jì)流程302
10.3　SoC 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)305
10.4　IP 復(fù)用的設(shè)計(jì)方法314
10.5　SoC 驗(yàn)證方法318

第11章　AES 密碼處理器設(shè)計(jì)與驗(yàn)證（方案1） 320
11.1　AES 算法描述321
11.1.1　數(shù)學(xué)預(yù)備知識(shí)321
11.1.2　符號(hào)和習(xí)慣用語(yǔ)322
11.1.3　AES 加密算法323
11.1.4　AES 解密算法326
11.1.5　密鑰擴(kuò)展329
11.2　AES 密碼處理器的體系結(jié)構(gòu)設(shè)計(jì)330
11.2.1　AES 密碼處理器框圖及外部信號(hào)說明330
11.2.2　AES 密碼處理器模塊結(jié)構(gòu)圖331
11.2.3　AES 密碼處理器各子模塊設(shè)計(jì)方案331
11.3　AES 密碼處理器的Verilog 模型設(shè)計(jì)342
11.4　AES 密碼處理器的功能仿真355
11.4.1　密鑰擴(kuò)展仿真結(jié)果355
11.4.2　加密仿真結(jié)果356
11.4.3　解密仿真結(jié)果357
11.5　基于FPGA 的AES 密碼處理器的實(shí)現(xiàn)與測(cè)試358
11.5.1　基于FPGA 的AES 密碼處理器的綜合與時(shí)序仿真358
11.5.2　基于FPGA 的AES 密碼處理器的實(shí)現(xiàn)與測(cè)試361

第12章　AES 密碼處理器設(shè)計(jì)與驗(yàn)證（方案2） 365
12.1　AES 密碼處理器體系結(jié)構(gòu)設(shè)計(jì)366
12.1.1　AES 密鑰擴(kuò)展模塊電路結(jié)構(gòu)設(shè)計(jì)367
12.1.2　AES 加/解密模塊電路結(jié)構(gòu)設(shè)計(jì)368
12.1.3　提高性能和降低成本采用的技術(shù)368
12.2　AES 密碼處理器Verilog RTL 模型設(shè)計(jì)369
12.3　AES 密碼處理器功能仿真382
12.4　AES 密碼處理器綜合及性能、規(guī)模分析384
12.5　AES 密碼處理器綜合后時(shí)序仿真385
12.6　AES 密碼處理器布局布線385
12.7　AES 密碼處理器版圖后物理檢查（DRC、LVS） 386
12.8　AES 密碼處理器版圖后性能、規(guī)模、功耗分析387
12.9　AES 密碼處理器版圖后時(shí)序仿真387
12.10　AES 密碼處理器基于FPGA 的綜合、布局布線及分析388
12.11　AES 密碼處理器基于FPGA 的實(shí)現(xiàn)與測(cè)試389
12.12　AES 密碼處理器使用說明390

第13章　SM4 密碼處理器設(shè)計(jì)與驗(yàn)證391
13.1　SM4 密碼算法簡(jiǎn)介392
13.1.1　說明與定義392
13.1.2　SM4 加/解密算法393
13.1.3　SM4 密鑰擴(kuò)展算法393
13.1.4　SM4 加密實(shí)例394
13.2　SM4 密碼處理器體系結(jié)構(gòu)設(shè)計(jì)395
13.3　SM4 密碼處理器Verilog RTL 模型設(shè)計(jì)397
13.4　SM4 密碼處理器功能仿真408
13.5　SM4 密碼處理器綜合及性能、規(guī)模、功耗分析410
13.6　SM4 密碼處理器綜合后時(shí)序仿真412
13.7　SM4 密碼處理器布局布線413
13.8　SM4 密碼處理器物理驗(yàn)證（DRC、LVS） 414
13.9　SM4 密碼處理器布局布線后性能、規(guī)模、功耗分析414
13.10　SM4 密碼處理器版圖后時(shí)序仿真415
13.11　SM4 密碼處理器FPGA 驗(yàn)證415

第14章　RSA 密碼處理器設(shè)計(jì)與驗(yàn)證419
14.1　RSA 算法描述420
14.2　RSA 算法硬件實(shí)現(xiàn)原理421
14.3　RSA 密碼處理器體系結(jié)構(gòu)設(shè)計(jì)422
14.3.1　RSA 控制模塊設(shè)計(jì)423
14.3.2　參數(shù)寄存器模塊設(shè)計(jì)428
14.3.3　數(shù)據(jù)選擇器模塊設(shè)計(jì)429
14.3.4　模乘模塊設(shè)計(jì)429
14.4　RSA 密碼處理器主要RTL 代碼設(shè)計(jì)433
14.5　RSA 密碼處理器功能仿真440
14.5.1　模乘模塊功能仿真440
14.5.2　RSA 密碼處理器功能仿真441
14.6　RSA 密碼處理器基于FPGA 的綜合、布局布線與性能、規(guī)模、功耗分析442
14.7　RSA 密碼處理器基于FPGA 的實(shí)現(xiàn)與測(cè)試444
14.8　基于ASIC 標(biāo)準(zhǔn)單元工藝庫(kù)對(duì)RSA 密碼處理器進(jìn)行綜合及分析445
14.9　對(duì)綜合后的RSA 密碼處理器進(jìn)行布局布線及分析447
14.10　附錄（表14-17） 448

第15章　基于RISC-Ⅴ處理器和密碼協(xié)處理器的SoC 設(shè)計(jì)453
15.1　密碼算法簡(jiǎn)介454
15.1.1　AES 算法454
15.1.2　RSA 算法455
15.2　SoC 體系結(jié)構(gòu)設(shè)計(jì)456
15.2.1　領(lǐng)域?qū)Ｓ皿w系結(jié)構(gòu)456
15.2.2　SoC 系統(tǒng)結(jié)構(gòu)457
15.2.3　擴(kuò)展指令編碼457
15.3　協(xié)處理器設(shè)計(jì)與功能仿真459
15.3.1　AES 算法核設(shè)計(jì)459
15.3.2　RSA 算法核設(shè)計(jì)461
15.3.3　EAI 接口控制邏輯的設(shè)計(jì)462
15.3.4　功能仿真465
15.4　FPGA 實(shí)現(xiàn)與測(cè)試467
15.4.1　FPGA 測(cè)試方案467
15.4.2　測(cè)試程序開發(fā)468
15.4.3　SoC 測(cè)試結(jié)果469
15.5　后端設(shè)計(jì)470
15.5.1　綜合470
15.5.2　綜合后的靜態(tài)時(shí)序分析471
15.5.3　形式驗(yàn)證472
15.5.4　布局布線474
15.5.5　布局布線后的靜態(tài)時(shí)序分析478
15.5.6　時(shí)序仿真479
15.5.7　物理驗(yàn)證480
15.6　設(shè)計(jì)結(jié)果分析481

參考文獻(xiàn)484

你還可能感興趣

我要評(píng)論