本書凝聚了編者十多年的教學科研經驗，分為基礎篇與進階篇，同時兼顧基礎理論與工程實踐。基礎篇共6章，第1章介紹了數(shù)字系統(tǒng)概論與EDA技術的發(fā)展趨勢；第2章結合例程系統(tǒng)性介紹VHDL硬件描述語言；第3、4章介紹了基于VHDL的組合邏輯電路、基本時序電路建模方法；第5章介紹了基于ASM圖的同步時序電路設計方法；第6章介紹了編者自主開發(fā)的EDA實驗平臺與基于可編程芯片的數(shù)字系統(tǒng)設計流程。進階篇共3章，深入介紹了仿真、綜合、數(shù)字系統(tǒng)設計方法。書中*后展示了2個工程實例的設計方法。
本書內容全面，層次遞進，系統(tǒng)性強，結合寄存器傳輸級描述對語法及模塊電路進行詳細講解，可以幫助于初學者的快速入門，同時配合編者自主開發(fā)的EDA實驗平臺，可以對書中所有例程進行驗證。
該課程已于2010年獲批為國家精品課程，2014年獲批為國家精品資源共享課。該教材對應的課程“數(shù)字系統(tǒng)設計”建有面向全社會開放的課程網站。該課程有全程視頻錄像，與教材同步。本書涵蓋EDA數(shù)字系統(tǒng)設計整個流程的系統(tǒng)性理論介紹，突出設計方法。本書分為基礎篇、進階篇、實踐篇三個部分。由淺入深，引導學生掌握數(shù)字系統(tǒng)自頂向下的設計方法。
徐向民，華南理工大學 電子與信息學院，常務副院長，教授。教育部電子信息類教學指導委員會委員、廣東省本科高校工程訓練指導委員會主任、全國電子學會電路與系統(tǒng)專業(yè)委員會委員、中國電子教育學會高等教育分會理事、廣東省圖象圖形學會理事、全國大學生電子設計競賽廣東省組委會秘書長。
**篇 基礎篇（1）
第1章 數(shù)字系統(tǒng)設計與EDA技術（3）
1.1 數(shù)字系統(tǒng)概念（3）
1.2 電子設計發(fā)展歷史（4）
1.3 EDA技術介紹（5）
1.3.1 基本特征（5）
1.3.2 主要內容（6）
1.3.3 EDA設計流程（8）
1.4 IP核（9）
1.4.1 軟IP（9）
1.4.2 固IP（9）
1.4.3 硬IP（9）
1.5 EDA應用與發(fā)展趨勢（9）
第2章 VHDL語言基礎（11）
2.1 硬件描述語言的特點（11）
2.2 VHDL程序基本結構（11）
2.3 VHDL程序主要構件（13）
2.3.1 庫（13）
2.3.2 實體（14）
2.3.3 結構體（15）
2.4 VHDL數(shù)據(jù)對象（16）
2.4.1 常量（16）
2.4.2 變量（17）
2.4.3 信號（17）
2.4.4 信號與變量的比較（18）
2.5 VHDL數(shù)據(jù)類型（19）
2.5.1 標準數(shù)據(jù)類型（19）
2.5.2 用戶自定義數(shù)據(jù)類型（20）
2.5.3 數(shù)據(jù)類型轉換（21）
2.6 運算符（21）
2.6.1 算術運算符（21）
2.6.2 邏輯運算符（22）
2.6.3 關系運算符（22）
2.6.4 其他運算符（22）
2.6.5 運算優(yōu)先級（22）
2.7 VHDL基本語句（23）
2.7.1 并行語句（23）
2.7.2 順序語句（30）
2.7.3 屬性描述語句（35）
2.8 測試基準（41）
2.9 VHDL程序的其他構件（41）
2.9.1 塊（41）
2.9.2 函數(shù)（43）
2.9.3 過程（44）
2.9.4 程序包（45）
2.10 結構體的描述方法（47）
第3章 組合邏輯電路建模（49）
3.1 組合邏輯電路的特點與組成（49）
3.2 基本邏輯門電路的設計（49）
3.3 譯碼器（51）
3.4 編碼器（52）
3.5 加法器的設計（53）
3.5.1 半加器與全加器（53）
3.5.2 四位串行進位加法器（55）
3.5.3 并行進位加法器（56）
3.6 其他組合邏輯模塊（58）
3.6.1 選擇器（58）
3.6.2 求補器（60）
3.6.3 三態(tài)門（61）
3.6.4 緩沖器（61）
3.6.5 比較器（63）
3.6.6 只讀存儲器（64）
3.6.7 隨機存儲器（65）
第4章 基本時序邏輯電路建模（67）
4.1 鎖存器（67）
4.1.1 RS鎖存器（67）
4.1.2 D鎖存器（69）
4.2 觸發(fā)器（70）
4.2.1 D觸發(fā)器（70）
4.2.2 帶有 輸出的D觸發(fā)器（72）
4.2.3 JK觸發(fā)器（75）
4.2.4 T觸發(fā)器（77）
4.3 多位寄存器（78）
4.4 串進并出型移位寄存器（79）
4.5 計數(shù)器（80）
4.6 無符號數(shù)乘法器（83）
第5章 同步時序電路設計（86）
5.1 時序電路的特點與組成（86）
5.2 設計實例——3位計數(shù)器（88）
5.3 時序電路描述方法（89）
5.3.1 ASM圖的組成（90）
5.3.2 自動售郵票機（92）
5.3.3 狀態(tài)分配與編碼（92）
5.3.4 狀態(tài)*少化（94）
5.4 ASM圖的硬件實現(xiàn)（95）
5.4.1 計數(shù)器法（95）
5.4.2 多路選擇器（96）
5.4.3 定序法（98）
5.4.4 微程序法（99）
5.5 有限狀態(tài)機的VHDL實現(xiàn)（100）
5.5.1 符號化狀態(tài)機（101）
5.5.2 單進程狀態(tài)機（104）
5.5.3 雙進程狀態(tài)機（107）
5.5.4 三進程狀態(tài)機（110）
5.6 設計實例1——序列檢測器（113）
5.7 設計實例2——A/D采樣控制器（115）
第6章 開發(fā)平臺與Quartus II設計流程（119）
6.1 SCUT-EDA開發(fā)平臺（119）
6.2 Quartus II軟件設計流程（120）
6.2.1 基于Quartus II的數(shù)字系統(tǒng)設計流程（120）
6.2.2 Quartus II軟件使用介紹（121）
第二篇 進階篇（139）
第7章 仿真（141）
7.1 仿真（模擬）概述（141）
7.1.1 仿真簡介（141）
7.1.2 仿真的級別（141）
7.2 仿真系統(tǒng)的構成（142）
7.3 邏輯仿真模型（142）
7.3.1 電路模型（142）
7.3.2 元件模型（143）
7.3.3 信號模型（143）
7.3.4 延遲模型（145）
7.4 邏輯仿真過程（146）
7.5 簡單Testbench設計（147）
7.5.1 VHDL仿真概述（147）
7.5.2 Testbench程序基本結構（148）
7.5.3 激勵信號的產生（148）
7.5.4 Testbench設計實例（156）
7.6 高級Testbench介紹（161）
7.6.1 高級Testbench概述（161）
7.6.2 文件I/O的讀寫（162）
7.6.3 VCD數(shù)據(jù)庫文件（166）
7.6.4 斷言語句（167）
7.7 Modelsim軟件的使用（171）
7.7.1 Modelsim軟件簡介（171）
7.7.2 從Quartus II調用Modelsim軟件進行仿真（171）
第8章 綜合與優(yōu)化（184）
8.1 綜合概述（184）
8.1.1 綜合的層次（184）
8.1.2 高層次綜合（184）
8.1.3 邏輯綜合（186）
8.1.4 可編程器件綜合（190）
8.2 VHDL的可綜合性（191）
8.2.1 VHDL可綜合類型（192）
8.2.2 VHDL對象可綜合性（193）
8.2.3 運算符（196）
8.2.4 語句（198）
8.3 設計優(yōu)化問題的處理（204）
8.3.1 寄存器的引入方法（204）
8.3.2 避免引入不必要的寄存器（212）
第9章 數(shù)字系統(tǒng)設計方法（218）
9.1 數(shù)字系統(tǒng)自頂向下的設計層次（218）
9.1.1 數(shù)字系統(tǒng)層次化結構（218）
9.1.2 自頂向下設計方法（219）
9.2 數(shù)字系統(tǒng)的一般劃分結構（219）
9.3 模塊劃分技術（220）
9.4 迭代技術（226）
9.4.1 空間迭代（227）
9.4.2 時間迭代（228）
9.4.3 二維迭代（228）
第三篇 實踐篇（233）
第10章 綜合實例（235）
10.1 出租車計費實驗（235）
10.1.1 設計要求（235）
10.1.2 設計分析與設計思路（235）
10.1.3 系統(tǒng)的設計與實現(xiàn)（237）
10.1.4 波形仿真與分析（243）
10.1.5 思考題（245）
10.2 矩陣乘法（245）
10.2.1 設計要求（245）
10.2.2 設計分析與設計思路（246）
10.2.3 系統(tǒng)的設計與實現(xiàn)（248）
10.2.4 波形仿真與分析（252）
參考文獻（254）
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