目前，最主要的硬件描述語言是VHDL和Verilog HDL。兩種語言的差別并不大，描述能力也類似，掌握其中一種語言以后，可以通過短期的學(xué)習(xí)，很快學(xué)會另一種語言。選擇何種語言主要還是看周圍人群的使用習(xí)慣，這樣可以方便日后的學(xué)習(xí)交流。如果是ASIC設(shè)計(jì)人員，則應(yīng)掌握Verilog HDL語言，因?yàn)樵趌C設(shè)計(jì)領(lǐng)域，90%以上的公司都采用VerilogHDL語言進(jìn)行設(shè)計(jì)。對于CPLD和FPGA設(shè)計(jì)者而言，兩種語言可以自由選擇。3.1.5 可編程邏輯器件的發(fā)展趨勢 先進(jìn)的ASIC生產(chǎn)工藝已經(jīng)被用于FPGA的生產(chǎn)，越來越豐富的處理器內(nèi)核被嵌入到高端的FPGA芯片中，基于FPGA的開發(fā)成為一項(xiàng)系統(tǒng)級設(shè)計(jì)工程。隨著半導(dǎo)體制造工藝的不斷提高，F(xiàn)PGA的集成度將不斷提高，制造成本將不斷降低，其作為替代ASIC來實(shí)現(xiàn)電子系統(tǒng)的前景將日趨光明。功能上從最初的單純FPGA到內(nèi)嵌CPU、DLL等的SOPC；工藝上從最初的0.5μm 1P3M發(fā)展到65nm 1P12M，并逐步實(shí)現(xiàn)向45nm發(fā)展。目前，可編程邏輯器件主要有以下幾個(gè)發(fā)展方向。1.大容量、低電壓、低功耗FPGA 大容量FPGA是市場發(fā)展的焦點(diǎn)。采用深亞微米（DSM）的半導(dǎo)體工藝后，器件在性能提高的同時(shí)，價(jià)格也在逐步降低。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，比如移動通信設(shè)備、個(gè)人數(shù)字助理等，對FPGA的低電壓、低功耗的要求日益迫切。2.系統(tǒng)級高密度FPGA FPGA的應(yīng)用已經(jīng)不是過去僅僅適用于系統(tǒng)接口部件的現(xiàn)場集成，而是將它靈活地應(yīng)用于系統(tǒng)級（包括其核心功能芯片）設(shè)計(jì)之中。在這樣的背景下，國際主要FPGA廠家在系統(tǒng)級高密度FPGA的技術(shù)發(fā)展上，主要強(qiáng)調(diào)兩個(gè)方面：FPGA的lP（知識產(chǎn)權(quán)）硬核和IP軟核。當(dāng)前具有IP內(nèi)核的系統(tǒng)級FPGA的開發(fā)主要體現(xiàn)在兩個(gè)方面：一方面是FPGA廠商將IP硬核（指的是完成版圖設(shè)計(jì)的功能單元模塊）嵌入到FPGA器件中；另一方面是大力擴(kuò)充優(yōu)化的IP軟核（指利用HDL語言設(shè)計(jì)并經(jīng)過綜合驗(yàn)證的功能單元模塊），這些核心庫都是預(yù)定義的、經(jīng)過測試和驗(yàn)證的、優(yōu)化的、可保證正確的功能，設(shè)計(jì)人員可以利用這些現(xiàn)成的IP庫資源，高效準(zhǔn)確地完成復(fù)雜片上的系統(tǒng)設(shè)計(jì)。3.FPGA和ASIC出現(xiàn)相互融合 雖然標(biāo)準(zhǔn)邏輯ASIC芯片尺寸小、功能強(qiáng)、功耗低，但其設(shè)計(jì)復(fù)雜，并且有批量要求。FPGA價(jià)格較低廉，能在現(xiàn)場進(jìn)行編程，但它們體積大、能力有限，而且功耗比ASIC大。正因如此，F(xiàn)PGA和ASIC正在互相融合，取長補(bǔ)短。隨著一些ASIC制造商提供具有可編程邏輯的標(biāo)準(zhǔn)單元，F(xiàn)PGA制造商重新對標(biāo)準(zhǔn)邏輯單元發(fā)生興趣，多平臺FPGA的發(fā)展使FPGA和ASIC出現(xiàn)相互融合，最終將終結(jié)ASIC時(shí)代。4.動態(tài)可重構(gòu)FPGA 動態(tài)可重構(gòu)FPGA是指在一定條件下芯片不僅具有在系統(tǒng)重新配置電路功能的特性，而且還具有在系統(tǒng)動態(tài)重構(gòu)電路邏輯的能力。動態(tài)可重構(gòu)FPGA在器件編程結(jié)構(gòu)上具有專門的特征，其內(nèi)部邏輯塊和內(nèi)部連線的改變，可以通過讀取不同的SRAM中的數(shù)據(jù)來直接實(shí)現(xiàn)這樣的邏輯重構(gòu)，時(shí)間往往在納秒級，有助于FPGA系統(tǒng)邏輯功能的動態(tài)重構(gòu)。5.向高速可預(yù)測延時(shí)方向發(fā)展 由于在一些高速處理的系統(tǒng)中，數(shù)據(jù)處理量的激增要求數(shù)字系統(tǒng)有大的數(shù)據(jù)吞吐速率；另外，為了保證高速系統(tǒng)的穩(wěn)定性，延時(shí)也是十分重要的。用戶在進(jìn)行重構(gòu)的同時(shí)，擔(dān)心的是延時(shí)特性會不會因重新布線的改變而改變，如果改變，將會導(dǎo)致系統(tǒng)性能的不穩(wěn)定性，這對龐大而高速的系統(tǒng)而言將是不可想象的，帶來的損失也是巨大的。因此，為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)的要求，PLD的高速可預(yù)測延時(shí)也是一個(gè)發(fā)展趨勢。6.向數(shù)模混合可編程方向發(fā)展 迄今為止，PLD的開發(fā)與應(yīng)用的大部分工作都集中在數(shù)字邏輯電路上，在未來幾年里，這一局面將會有所改變，模擬電路和數(shù)／�；旌想娐返目删幊碳夹g(shù)將得到發(fā)展。目前的技術(shù)ISPPAC可實(shí)現(xiàn)3種功能：信號調(diào)整、信號處理和信號轉(zhuǎn)換。EPAC芯片集中了各種模擬功能電路，如可編程增益放大器、可編程比較器、多路復(fù)用器、可編程A/D轉(zhuǎn)換器、濾波器和跟蹤保持放大器等。