第1章 數(shù)制與碼制
1.1 概述
1.2 幾種常用的數(shù)制
1.2.1 十進制
1.2.2 二進制
1.2.3 八進制
1.2.4 十六進制
1.3 不同進制間的轉(zhuǎn)換
1.3.1 二進制數(shù)轉(zhuǎn)換十進制數(shù)
1.3.2 十進制數(shù)轉(zhuǎn)換二進制數(shù)
1.3.3 八進制、十六進制與二進制相互轉(zhuǎn)換
1.4 二進制算數(shù)運算
1.4.1 二進制算術(shù)運算的特點
1.4.2 原碼、反碼、補碼和補碼運算
1.5 幾種常用的編碼
1.5.1 二-十進制編碼
1.5.2 可靠性編碼
1.5.3 字符代碼
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習題

第2章 邏輯代數(shù)基礎
2.1 邏輯代數(shù)中的三種基本運算
2.1.1 邏輯代數(shù)中的問題
2.1.2 基本邏輯運算
2.1.3 幾種常用的邏輯運算
2.2 邏輯代數(shù)基本定律和常用公式
2.2.1 基本定律
2.2.2 常用公式
2.3 邏輯代數(shù)中的基本規(guī)則
2.3.1 代入規(guī)則
2.3.2 反演規(guī)則
2.3.3 對偶規(guī)則
2.4 邏輯函數(shù)及其表示方法
2.4.1 邏輯函數(shù)的概念
2.4.2 邏輯函數(shù)的表示方法
2.4.3 三種表示方法之間的轉(zhuǎn)換
2.4.4 邏輯函數(shù)的標準形式
2.5 邏輯函數(shù)的表達式形式及其轉(zhuǎn)化
2.6 邏輯函數(shù)的化簡
2.6.1 公式化簡法
2.6.2 卡諾圖化簡法
2.7 具有無關(guān)項的邏輯函數(shù)及其化簡
2.7.1 約束項、任意項和邏輯
函數(shù)式中的無關(guān)項
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習題

第3章 門電路
3.1 概述
3.2 半導體管的開關(guān)特性
3.2.1 晶體二極管開關(guān)特性
3.2.2 晶體三極管開關(guān)特性
3.2.3 MOS管開關(guān)特性
3.3 分立元件邏輯門電路
3.3.1 與門電路
3.3.2 或門電路
3.3.3 非門電路
3.3.4與非門電路
3.3.5 或非門電路
3.4 TTL門電路
3.4.1 TTL反相器電路結(jié)構(gòu)及工作原理
3.4.2 TTL的反相器電氣特性
3.4.3 其他類型的TTL門電路
3.4.4 TTL電路的改進系列
3.4.5 ECL和I2L
3.5 CMOS門電路
3.5.1 PMOS和NMOS電路
3.5.2 CMOS反相器電路結(jié)構(gòu)及工作原理
3.5.3 CMOS的反相器電氣特性
3.5.4 其他類型的CMOS門電路
3.5.5 BiCMOS電路
3.5.6 CMOS邏輯門電路技術(shù)參數(shù)
3.6 數(shù)字集成電路的正確使用
3.6.1 TTL電路的正確使用
3.6.2 CMOS電路的正確使用
3.7 TTL電路與CMOS電路的接口
3.8 門電路帶負載時的接口電路
3.8.1 用門電路直接驅(qū)動顯示器件
3.8.2 機電性負載接口
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習題

第4章 組合邏輯電路
4.1 概述
4.2 組合邏輯電路的分析
4.3 常用的組合邏輯器件
4.3.1 編碼器
4.3.2 譯碼器
4.3.3 數(shù)據(jù)選擇器
4.3.4 加法器
4.3.5 數(shù)值比較器
4.4 組合邏輯電路的設計方法
4.4.1 組合邏輯電路的設計方法
4.4.2 用SSI設計組合邏輯電路
4.4.3 用MSI設計組合邏輯電路
4.5 組合邏輯電路中的競爭冒險
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習題

第5章 觸發(fā)器
5.1 概述
5.2 基本觸發(fā)器
5.2.1 與非門組成的基本SR觸發(fā)器
5.2.2 或非門組成的基本SR觸發(fā)器
5.3 鐘控電平觸發(fā)器
5.3.1 電平觸發(fā)SR觸發(fā)器
5.3.2 電平觸發(fā)D觸發(fā)器
5.3.3 電平觸發(fā)JK觸發(fā)器
5.3.4 電平觸發(fā)T觸發(fā)器
5.3.5 電平觸發(fā)器的空翻現(xiàn)象
5.4 主從觸發(fā)器
5.4.1 主從SR觸發(fā)器
5.4.2 主從JK觸發(fā)器
5.5 邊沿觸發(fā)器
5.5.1 邊沿D觸發(fā)器
5.5.2 對稱型維持阻塞型SR觸發(fā)器
5.6 觸發(fā)器的動態(tài)特性
5.6.1 基本SR觸發(fā)器（或稱鎖存器）
5.6.2 同步電平觸發(fā)SR觸發(fā)器的動態(tài)特性
5.6.3 主從觸發(fā)器的動態(tài)特性
5.6.4 維持阻塞觸發(fā)器的動態(tài)特性
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習題

第6章 時序邏輯電路
6.1 概述
6.1.1 時序邏輯電路的結(jié)構(gòu)
6.1.2 描述時序電路邏輯功能的函數(shù)
6.1.3 時序電路的分類
6.2 時序電路的分析方法
6.2.1 同步時序邏輯電路的分析方法
6.2.2 異步時序邏輯電路的分析舉例
6.3 常用時序邏輯電路及應用
6.3.1 寄存器與移位寄存器
6.3.2 計數(shù)器
6.3.3 常用時序邏輯電路的應用
6.4 時序邏輯電路的設計方法
6.4.1 同步時序邏輯電路的設計方法
6.4.2 時序邏輯電路的自啟動設計
6.5 異步時序邏輯電路的設計方法
本章小結(jié)
習題

第7章 大規(guī)模集成電路
7.1 概述
7.2 只讀存儲器ROM
7.2.1 ROM的結(jié)構(gòu)和工作原理
7.2.2 ROM的分類
7.2.3 ROM的應用
7.3 隨機存儲器RAM
7.3.1 RAM的結(jié)構(gòu)和原理
7.3.2 RAM的存儲單元
7.3.3 集成RAM
7.4 可編程邏輯器件概述
7.4.1 可編程邏輯器件的發(fā)展
7.4.2 可編程邏輯器件的分類
7.4.3 實現(xiàn)可編程的基本方法
7.5 簡單的可編程邏輯器件
7.5.1 簡單可編程邏輯器件的陣列結(jié)構(gòu)特點
7.5.2通用陣列邏輯器件GAL結(jié)構(gòu)
7.6 復雜的可編程邏輯器件CPLD
7.7 現(xiàn)場可編程門陣列FPGA
7.7.1 FPGA性能及基本結(jié)構(gòu)
7.7.2 嵌入式陣列（EAB）和邏輯陣列塊（LAB）
7.7.3 邏輯單元（LE）、快速通道互連及I/O單元（IOE）
7.8 CPLD和FPGA的編程與配置
7.9 數(shù)字小系統(tǒng)的設計及實現(xiàn)
7.9.1 數(shù)字系統(tǒng)的6個設計層次
7.9.2 應用FPGA/CPLD的EDA開發(fā)流程
本章小結(jié)
習題

第8章 硬件描述語言簡介
8.1 硬件描述語言（HDL）概述
8.2 Verilog HDL硬件描述語言程序基本結(jié)構(gòu)
8.2.1 Verilog語言程序的模塊
8.2.2 邏輯功能的幾種基本描述方法
8.3 Verilog HDL語言要素
8.3.1 標識符
8.3.2 關(guān)鍵字
8.3.3 格式
8.3.4 注釋
8.3.5 數(shù)字與字符串
8.3.6 數(shù)據(jù)類型
8.3.7 參數(shù)
8.3.8 運算符及表達式
8.4 Verilog HDL語句
8.4.1 賦值語句
8.4.2 條件語句
8.4.3 循環(huán)語句
8.4.4 過程語句
8.5 系統(tǒng)任務和系統(tǒng)函數(shù)
8.5.1 任務（task）
8.5.2 函數(shù)（function）
8.6 用Verilog HDL描述
邏輯電路的實例
本章小結(jié)
習題

第9章 數(shù)模與模數(shù)轉(zhuǎn)換器
9.1 概述
9.2 D/A轉(zhuǎn)換器
9.2.1 權(quán)電阻網(wǎng)絡D/A轉(zhuǎn)換器
9.2.2 倒T型電阻網(wǎng)絡D/A轉(zhuǎn)換器
9.2.3 權(quán)電流型D/A轉(zhuǎn)換器
9.2.4 集成D/A轉(zhuǎn)換器A/D
9.2.5 D/A轉(zhuǎn)換器的轉(zhuǎn)換精度與轉(zhuǎn)換速度
9.3 A/D轉(zhuǎn)換器