第3章門(mén)電路


教學(xué)提示： 了解各種門(mén)電路的結(jié)構(gòu)和工作原理，有助于對(duì)門(mén)電路外特性的理解。掌握各種門(mén)電路的外特性具有實(shí)際意義。教學(xué)要求： 要求學(xué)生了解各種門(mén)電路的結(jié)構(gòu)、工作原理和性能，掌握門(mén)電路的外特性、集成門(mén)電路多余輸入端的處理方法和TTL電路與CMOS電路的接口。3.1概述能夠?qū)崿F(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路稱為邏輯門(mén)電路，簡(jiǎn)稱門(mén)電路。門(mén)電路的種類很多，按照實(shí)現(xiàn)的邏輯關(guān)系的不同，可以分為與門(mén)、或門(mén)、非門(mén)、與非門(mén)、或非門(mén)、與或非門(mén)、異或門(mén)和同或門(mén)； 按照電路元件的結(jié)構(gòu)形式不同，可以分為分立元器件門(mén)電路和集成門(mén)電路。其中集成門(mén)電路按照集成度（即每一片硅片中所含邏輯門(mén)或元器件數(shù)）又可分為小規(guī)模集成門(mén)電路（Small Scale Integration，SSI），其集成度為1~10個(gè)門(mén)/片； 中規(guī)模集成門(mén)電路（Medium Scale Integration，MSI），其集成度為10~100個(gè)門(mén)/片； 大規(guī)模集成門(mén)電路（Large Scale Integration，LSI），其集成度為大于100個(gè)門(mén)/片； 超大規(guī)模集成門(mén)電路（Very Large Scale Integration，VLSI），其集成度為超過(guò)10萬(wàn)個(gè)門(mén)/片。按照制造工藝的不同，分為T(mén)TL（Transistor�睺ransistor Logic）門(mén)電路和CMOS（Complementary Metal�睴xide Semiconductor）門(mén)電路。在門(mén)電路中，輸入、輸出的高、低電平信號(hào)都有一定的范圍，對(duì)高、低電平具體的精確值要求不高，只要電路能夠區(qū)分高、低電平的狀態(tài)即可，所以對(duì)晶體管的精度要求不高，這也是數(shù)字電路與模擬電路的一個(gè)不同之處。3.2分立元器件門(mén)電路3.2.1二極管與門(mén)1. 電路結(jié)構(gòu)




圖3��1二極管與門(mén)


利用二極管的單向?qū)щ娦钥梢越M成二極管與門(mén) (diode AND gate)。最簡(jiǎn)單的二極管與門(mén)如圖3��1所示。該電路有兩個(gè)輸入端A、B和一個(gè)輸出端Y。
2. 電路的工作原理假設(shè)電源電壓VCC= 5V，從A、B端輸入的高、低電平分別為VIH=3V，VIL=0V，二極管的正向?qū)�通電壓�?.7V。由圖可知，當(dāng)A、B端均輸入低電平時(shí)，二極管D1、D2都導(dǎo)通，輸出端Y的電位為0.7V； 當(dāng)A、B兩端中有一個(gè)輸入為低電平，另一個(gè)輸入為高電平時(shí)，則必有一個(gè)二極管導(dǎo)通，而另一個(gè)二極管截止，此時(shí)輸出端Y的電位為0.7V； 當(dāng)A、B端均輸入高電平時(shí)，二極管D1、D2都導(dǎo)通，輸出端Y的電位為3.7V。由以上分析得到圖3��1電路的工作狀態(tài)表如表3��1所示，對(duì)其進(jìn)行狀態(tài)賦值得到真值表如表3��2所示。由真值表可以寫(xiě)出邏輯表達(dá)式為Y=AB，所以該電路為二極管與門(mén)。




表3��1圖3��1電路的工作狀態(tài)表


A/VB/VY/V
000.7030.7300.7333.7




表3��2圖3��1電路的真值表


ABY
000010100111


3.2.2二極管或門(mén)1. 電路結(jié)構(gòu)
最簡(jiǎn)單的二極管或門(mén)（diode OR gate）如圖3��2所示。該電路有兩個(gè)輸入端A、B和一個(gè)輸出端Y。


圖3��2二極管或門(mén)


2. 電路的工作原理假設(shè)從A、B端輸入的高、低電平分別為VIH=3V，VIL=0V，二極管的正向?qū)�通電壓�?.7V。由圖3��2可知，當(dāng)A、B端均輸入低電平時(shí)，二極管D1、D2都截止，輸出端Y的電位為0V； 當(dāng)A、B兩端中有一個(gè)輸入為低電平，另一個(gè)輸入為高電平時(shí)，則必有一個(gè)二極管導(dǎo)通，而另一個(gè)二極管截止，此時(shí)輸出端Y的電位為2.3V； 當(dāng)A、B端均輸入高電平時(shí)，二極管D1、D2都導(dǎo)通，輸出端Y的電位為2.3V。由以上分析得到圖3��2電路的工作狀態(tài)表如表3��3所示，對(duì)其進(jìn)行狀態(tài)賦值得到真值表如表3��4所示。由真值表可以寫(xiě)出邏輯表達(dá)式為Y=A B，所以該電路為二極管或門(mén)。


表3��3圖3��2電路的工作狀態(tài)表


A/VB/VY/VA/VB/VY/V


000302.3032.3332.3


表3��4圖3��2電路的真值表


ABYABY


000101011111
3.2.3三極管非門(mén)三極管在模擬電子電路中主要起放大作用，所以三極管主要工作在放大區(qū)。在數(shù)字電子電路中，三極管主要起開(kāi)關(guān)作用，即三極管的動(dòng)作特點(diǎn)是通和斷。而三極管工作在截止區(qū)時(shí)，IB≈0，IC≈0，相當(dāng)于開(kāi)關(guān)斷開(kāi)狀態(tài)，當(dāng)三極管工作在飽和區(qū)時(shí)，VCES≈0.3V，相當(dāng)于開(kāi)關(guān)閉合狀態(tài)。利用工作在截止區(qū)或飽和區(qū)的三極管可以組成三極管非門(mén)電路。


圖3��3三極管非門(mén) 


1. 電路結(jié)構(gòu)三極管非門(mén)（transistor NOT gate）如圖3��3所示。該電路有一個(gè)輸入端A和一個(gè)輸出端Y。2. 電路的工作原理假設(shè)電源電壓VCC= 5V，從A端輸入的高、低電平分別為VIH=3V，VIL=0V。由圖可知，當(dāng)A端輸入低電平時(shí)，三極管將截止，輸出端Y的電位將接近于 5V； 當(dāng)A端輸入為高電平時(shí)，三極管將飽和導(dǎo)通，輸出端Y的電位約為0.3V。由以上分析得到圖3��3電路的工作狀態(tài)表如表3��5所示，對(duì)其進(jìn)行狀態(tài)賦值得到真值表如表3��6所示。由真值表可以寫(xiě)出邏輯表達(dá)式為Y=，所以該電路為三極管非門(mén)，又稱反相器（inverter）。




表3��5圖3��3電路的工作狀態(tài)表


A/VY/V


0530.3




表3��6圖3��3電路的真值表


AY


0110


在圖3��3電路中，電阻RB2和電源-VEE主要是為了保證三極管在輸入低電平時(shí)三極管可靠地截止。由于它們的接入，即使輸入的低電平信號(hào)稍大于零，也能使三極管的基極為負(fù)電位，從而使三極管能可靠地截止，輸出為高電平。3.3TTL門(mén)電路前面介紹的二極管門(mén)電路的優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，但是在許多門(mén)級(jí)聯(lián)時(shí)，由于二極管有正向壓降，這樣會(huì)使得邏輯信號(hào)電平偏離原來(lái)的數(shù)值而趨近未定義區(qū)域。因此，實(shí)際電路中，二極管門(mén)電路通常必須帶一個(gè)晶體管放大器來(lái)恢復(fù)邏輯電平，這就是TTL門(mén)電路方案。TTL電路是目前雙極型數(shù)字集成電路中應(yīng)用最多的一種，它又分為不同系列，主要有74系列、74L系列、74H系列、74S系列、74LS系列等，它們主要在功耗、速度和電源電壓范圍方面有所不同。本節(jié)主要介紹74系列TTL電路，然后再對(duì)其他系列作以簡(jiǎn)單介紹。3.3.1TTL非門(mén)的電路結(jié)構(gòu)和工作原理1. 電路結(jié)構(gòu)
TTL非門(mén)是TTL門(mén)電路中電路結(jié)構(gòu)最簡(jiǎn)單的一種。典型的TTL非門(mén)電路如圖3��4所示。電路的輸入端為A，輸出端為Y。


圖3��4TTL非門(mén)電路


圖3��4所示的電路由3部分組成： T1、RB1和D1組成輸入級(jí)，T2、RC2和RE2組成倒相級(jí)，T3、T4和RC3組成輸出級(jí)。因?yàn)樵撾娐返妮斎攵撕洼敵龆司鶠槿龢O管結(jié)構(gòu)，所以稱為T(mén)TL門(mén)電路。2. 電路的工作原理假設(shè)電源電壓VCC=5V，VIH=3.4V，VIL=0.2V，PN結(jié)導(dǎo)通壓降VON=0.7V，RB1=4kΩ，RC2=1.6kΩ，RE2=1kΩ，RC3=130Ω。當(dāng)A端輸入為VIL時(shí)，T1的發(fā)射結(jié)必然導(dǎo)通，T1的基極電位為vB1=VIL VON=0.9V。因此T2的發(fā)射結(jié)不會(huì)導(dǎo)通。由于T1的集電極回路電阻是RC2和T2的集電結(jié)反向電阻之和，阻值非常大，因此T1工作在深度飽和狀態(tài)，VCES1≈0V，T1的集電極電流極小。T2截止后，其集電極電位vC2為高電平，而發(fā)射極電位vE2為低電平，從而使T3導(dǎo)通、T4截止，輸出為高電平VOH


VOH≈VCC-2VON=5-1.4=3.6V


當(dāng)A端輸入為VIH時(shí)，如果不考慮T2的存在，則三極管T1的基極電位vB1可能達(dá)到VIH VON=3.4 0.7=4.1V。而實(shí)際的情況是： 三極管T1的基極電位達(dá)到2.1V時(shí)，因?yàn)槿龢O管T1的集電結(jié)、T2的發(fā)射結(jié)、T4的發(fā)射結(jié)相串聯(lián)，同時(shí)導(dǎo)通，使三極管T1的基極電位被鉗位在2.1V，集電極的電位為1.4V。而T1的發(fā)射極輸入電位為3.4V，三極管的這種工作狀態(tài)相當(dāng)于發(fā)射極和集電極對(duì)調(diào)，稱為倒置。因?yàn)門(mén)2、T4導(dǎo)通，所以VOL≈0.3V。又因?yàn)関C2≈0.7 0.3=1.0V，因此T3截止。由以上分析可以看出，圖3��4所示電路的輸出與輸入之間的邏輯關(guān)系為Y=，所以該電路為非門(mén)。在圖3��4中，因?yàn)門(mén)2集電極輸出的電壓信號(hào)和發(fā)射極輸出的電壓信號(hào)變化的方向相反，所以由T2組成的電路稱為倒相級(jí)。在輸出級(jí)T3和T4總是一個(gè)導(dǎo)通，一個(gè)截止，處在這種工作狀態(tài)下的輸出電路稱為推拉式（Push�瞤ull）電路。圖中D1是輸入端鉗位二極管，它可以抑制輸入端可能出現(xiàn)的負(fù)極性干擾脈沖，以保護(hù)集成電路的輸入端不會(huì)因?yàn)樨?fù)極性輸入脈沖的作用而使三極管T1的發(fā)射結(jié)過(guò)流而損壞。二極管D2的作用是確保T4飽和導(dǎo)通時(shí)T3可靠地截止。3. 電壓傳輸特性描述門(mén)電路的輸出電壓與輸入電壓之間關(guān)系的曲線叫做電壓傳輸特性。圖3��4的電壓傳輸特性如圖3��5所示。


圖3��5TTL非門(mén)的電壓傳輸特性


當(dāng)vI＜0.7V時(shí)，相當(dāng)于輸入信號(hào)為低電平，三極管T3導(dǎo)通，T4截止，輸出信號(hào)為高電平，對(duì)應(yīng)的曲線為AB段，該工作區(qū)為截止區(qū)。當(dāng)0.7V＜vI＜1.3V時(shí)，三極管T2導(dǎo)通，但T4仍然截止，這時(shí)三極管T2工作在放大區(qū)，隨著輸入電壓vI的增加，輸出電壓vO將減小，輸出電壓隨著輸入電壓按線性規(guī)律變化，對(duì)應(yīng)的曲線為BC段，該工作區(qū)為線性區(qū)。當(dāng)1.3V＜vI＜1.5V時(shí)，三極管T2和T4將同時(shí)導(dǎo)通，三極管T3迅速截止，輸出電壓vO將迅速下降為低電平，對(duì)應(yīng)的曲線為CD段，輸出電壓在該段曲線的中點(diǎn)發(fā)生轉(zhuǎn)折跳變，所以該工作區(qū)為轉(zhuǎn)折區(qū)。轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的輸入電壓值稱為閾值電壓或門(mén)檻電壓，用VTH表示，圖3��5中的VTH=1.4V。




圖3��6輸入端噪聲容限示意圖
當(dāng)vI＞1.5V時(shí)，相當(dāng)于輸入信號(hào)為高電平，三極管T3截止，T4導(dǎo)通，輸出信號(hào)為低電平，對(duì)應(yīng)的曲線為DE段，該工作區(qū)為飽和區(qū)。4. 輸入端噪聲容限噪聲容限（noise margin）是指保證邏輯門(mén)完成正常邏輯功能的情況下，邏輯門(mén)的輸入端所能承受的最大干擾電壓值。噪聲容限包括輸入為低電平時(shí)的噪聲容限VNL和輸入為高電平時(shí)的噪聲容限VNH。圖3��6給出了噪聲容限的示意圖。其中，VOH(min)為輸出高電平的下限，VOL(max)為輸出低電平的上限，VIH(min)為輸入高電平的下限，VIL(max)為輸入低電平的上限。在將兩個(gè)門(mén)電路直接連接時(shí)，前一級(jí)門(mén)電路的輸出就是后一級(jí)門(mén)電路的輸入，為了保證邏輯電平傳輸?shù)恼�確性，必須滿足VOH(min)＞VIH(min)，VOL(max)＜VIL(max)。由此可得輸入為高電平時(shí)的噪聲容限為


VNH=VOH(min)-VIH(min)（3��1）


輸入為低電平時(shí)的噪聲容限為


VNL= VIL(max)-VOL(max)（3��2）


74系列門(mén)電路的標(biāo)準(zhǔn)參數(shù)為VOH(min)=2.4V，VOL(max)=0.4V，VIH(min) =2.0V，VIL(max)=0.8V，所以VNH=0.4V，VNL=0.4V。5. 傳輸延遲時(shí)間在TTL非門(mén)電路中，由于二極管和三極管從截止變?yōu)閷?dǎo)通或從導(dǎo)通變?yōu)榻刂苟夹枰�一定的時(shí)間，且二極管和三極管內(nèi)部的結(jié)電容對(duì)輸入信號(hào)波形的傳輸也有影響。在非門(mén)電路的輸入端加上理想的矩形脈沖信號(hào)，門(mén)電路輸出信號(hào)的波形將變壞。非門(mén)電路輸入信號(hào)和輸出信號(hào)波形示意圖如圖3��7所示。


圖3��7TTL非門(mén)電路傳輸延遲時(shí)間
由圖3��7可見(jiàn)，輸出信號(hào)波形延遲輸入信號(hào)波形一段時(shí)間，描述這種延遲特征的參數(shù)有導(dǎo)通傳輸時(shí)間tPHL和截止傳輸時(shí)間tPLH。導(dǎo)通傳輸時(shí)間tPHL描述輸出電壓從高電平跳變到低電平時(shí)的傳輸延遲時(shí)間。截止傳輸時(shí)間tPLH描述輸出電壓從低電平跳變到高電平時(shí)的傳輸延遲時(shí)間。導(dǎo)通傳輸時(shí)間tPHL和截止傳輸時(shí)間tPLH通常由實(shí)驗(yàn)測(cè)定，在集成電路手冊(cè)上通常給出平均傳輸延遲時(shí)間tpd，具體計(jì)算公式為




tpd=tPHL tPLH2（3��3）


3.3.2 TTL非門(mén)的外特性TTL門(mén)電路的內(nèi)部結(jié)構(gòu)雖然復(fù)雜，但在實(shí)際使用的過(guò)程中，應(yīng)主要考慮TTL門(mén)電路的外特性，也即門(mén)電路的輸入特性和輸出特性。1. 輸入特性在TTL門(mén)電路中，描述輸入電流隨輸入電壓變化情況的函數(shù)稱為T(mén)TL門(mén)電路的輸入特性。對(duì)于TTL非門(mén)，若規(guī)定流入TTL門(mén)電路的電流為正，流出為負(fù)，則其輸入特性如圖3��8所示。


圖3��8TTL非門(mén)的輸入特性
圖3��8中的IIS稱為輸入短路電流，是指輸入電壓vI=0時(shí)的輸入電流值。對(duì)于圖3��4所示的電路，IIS的值為


IIS=-VCC-VONRB1=-5-0.74≈-1mA（3��4）


低電平輸入電流一般用IIS來(lái)代替。IIH稱為輸入漏電流或高電平輸入電流，是指輸入信號(hào)為高電平時(shí)的輸入電流值。由前面的分析可知，當(dāng)輸入信號(hào)為高電平時(shí)，三極管T1工作在倒置狀態(tài)，此時(shí)三極管的電流放大倍數(shù)β很小，一般在0.01以下，所以IIH的值很小。74系列門(mén)電路每個(gè)輸入端的IIH值在40μA以下。輸入信號(hào)在高、低電平之間的情況比較復(fù)雜，在此不作介紹。2. 輸出特性在TTL門(mén)電路中，描述輸出電壓隨輸出電流變化情況的函數(shù)稱為T(mén)TL門(mén)電路的輸出特性。輸出特性包括高電平輸出特性和低電平輸出特性。
（1） 高電平輸出特性在圖3��4所示的非門(mén)電路中，當(dāng)輸出為高電平時(shí)，T3和D2導(dǎo)通，T4截止，輸出端的等效電路如圖3��9（a）所示。這時(shí)T3工作在射極輸出狀態(tài)，電路的輸出電阻很小。在負(fù)載電流較小的范圍內(nèi)，負(fù)載電流的變化對(duì)VOH的影響很小。隨著負(fù)載電流iL絕對(duì)值的增加，RC3上的壓降也隨之加大，最終將使T3的b�瞔結(jié)變?yōu)檎�向偏置，T3進(jìn)入飽和狀態(tài)。這時(shí)T3將失去射極跟隨功能，因而VOH隨著iL絕對(duì)值的增加幾乎線性地下降。TTL非門(mén)高電平輸出特性如圖3��9（b）所示。


圖3��9TTL非門(mén)高電平輸出等效電路和輸出特性


從曲線上可以看出，在|iL|<5mA的范圍內(nèi)，VOH變化很小。當(dāng)iL>5mA以后，隨著iL絕對(duì)值的增加VOH下降較快�？紤]到輸出功率等因素的影響，實(shí)際的高電平輸出電流的最大值要比5mA小得多。集成電路手冊(cè)上給出的74系列門(mén)電路的高電平輸出電流大約為0.4mA。（2） 低電平輸出特性當(dāng)輸出為低電平時(shí)，門(mén)電路的輸出級(jí)三極管T4飽和導(dǎo)通而三極管T3截止，輸出端的等效電路如圖3��10（a）所示。由于T4飽和導(dǎo)通時(shí)c�瞖間的內(nèi)阻很小，通常在10Ω以內(nèi)，所以負(fù)載電流iL增加時(shí)輸出的低電平VOL僅稍有升高。TTL非門(mén)的低電平輸出特性如圖3��10（b）所示。從曲線可以看出，VOL與iL的關(guān)系在較大的范圍內(nèi)基本呈線性。


圖3��10TTL非門(mén)低電平輸出等效電路和輸出特性
3. 負(fù)載特性（1） 輸入端負(fù)載特性在具體使用門(mén)電路時(shí)，有時(shí)需要在輸入端與地之間或輸入端與信號(hào)的低電平之間接入負(fù)載電阻RP，如圖3��11（a）所示。當(dāng)RP在一定范圍內(nèi)增大時(shí)，由于輸入電流流過(guò)RP會(huì)產(chǎn)生壓降，其數(shù)值也隨之增大，反應(yīng)兩者之間變化關(guān)系的曲線叫做輸入負(fù)載特性，如圖3��11（b）所示。


圖3��11TTL非門(mén)輸入端經(jīng)電阻接地時(shí)的等效電路和負(fù)載特性
由圖3��11可知，vI與RP之間的關(guān)系為


vI=RPRP RB1(VCC-vBE1) （3��5）


式（3��5）表明在RP�頡B1的條件下，vI與RP近似成正比。但是當(dāng)vI上升到1.4V以后，三極管T2和T4的發(fā)射結(jié)同時(shí)導(dǎo)通，vB1被鉗位在2.1V左右，這時(shí)即使RP再增大，vI也不會(huì)再升高，而是維持在1.4V左右。按照?qǐng)D3��4中的參數(shù)計(jì)算，當(dāng)RP增加到大約2kΩ時(shí)，vI即上升到1.4V。




圖3��12門(mén)電路帶負(fù)載的情況
（2） 輸出端帶負(fù)載能力門(mén)電路的輸出端根據(jù)不同的需要通常都帶有不同的負(fù)載，門(mén)電路輸出端典型的負(fù)載也是門(mén)電路，描述門(mén)電路輸出端最多能夠帶的門(mén)電路數(shù)稱為門(mén)電路的扇出系數(shù)（Fan�瞣ut），門(mén)電路帶負(fù)載的情況如圖3��12所示�！纠�題3.1】設(shè)圖3��12所示電路中門(mén)電路的輸入特性和輸出特性如圖3��8、圖3��9和圖3��10所示，這些門(mén)電路的IIH=40μA，IOH=0.4mA，要求VOH≥3.2V，VOL≤0.2V，求門(mén)電路的扇出系數(shù)。解： 由圖3��12可知，G1門(mén)電路的負(fù)載電流是所有負(fù)載門(mén)的輸入電流之和。首先計(jì)算滿足VOL≤0.2V時(shí)可帶負(fù)載的數(shù)目N1。由圖3��10（b）可以查到，VOL=0.2V時(shí)的負(fù)載電流iL=16mA。由圖3��8可以查到，vI=0.2V時(shí)每個(gè)門(mén)的輸入電流為iI=-1mA，于是得到電流絕對(duì)值間的關(guān)系為


N1|iI|≤iL


即N1≤iL|iI|=16然后計(jì)算滿足VOH≥3.2V時(shí)可帶負(fù)載的數(shù)目N2。由圖3��9（b）可以查到，VOH=3.2V時(shí)的負(fù)載電流iL=-7.5mA。但因?yàn)閨IOH|=0.4mA，故應(yīng)取|iL|=0.4mA計(jì)算。又有IIH=40μA，于是得到


N2IIH≤|iL|


即N2≤|iL|IIH=10取N1和N2中較小的數(shù)為門(mén)電路的扇出系數(shù)，所以該電路的扇出系數(shù)為N=10。3.3.3其他類型的TTL門(mén)電路1. TTL與非門(mén)
 74系列TTL與非門(mén)（NAND gate）的典型電路如圖3��13所示。它與圖3��4所示的TTL非門(mén)電路的主要區(qū)別就是在輸入端改成了多發(fā)射極三極管。


圖3��13TTL與非門(mén)
在圖3��13中，只要A、B當(dāng)中有一個(gè)接低電平VIL=0.2V，則T1必有一個(gè)發(fā)射結(jié)導(dǎo)通，并將T1的基極電位vB1鉗位在0.9V，這時(shí)T2和T4都不導(dǎo)通，T3導(dǎo)通，輸出為高電平VOH。只有當(dāng)A、B兩端同時(shí)輸入為高電平VIH=3.4V時(shí)，T2和T4同時(shí)導(dǎo)通，T3截止，輸出為低電平VOL。因此，Y和A、B之間為與非的邏輯關(guān)系，即Y=AB。比較圖3��4和圖3��13可知，TTL與非門(mén)電路的輸出級(jí)和TTL非門(mén)電路的輸出級(jí)完全相同，因此，非門(mén)的輸出特性也適用于與非門(mén)。但是由于輸入級(jí)不同，所以輸入特性有所區(qū)別。對(duì)于圖3��13所示的與非門(mén)，每個(gè)輸入端的輸入特性（其他的輸入端懸空）和非門(mén)相同。但是如果將兩個(gè)輸入端并聯(lián)使用，這時(shí)總的低電平輸入電流與只有一個(gè)輸入端接低電平時(shí)相同，而總的高電平輸入電流則為兩個(gè)輸入端的高電平輸入電流之和。在圖3��13中，與的功能是用多發(fā)射極三極管來(lái)實(shí)現(xiàn)的，增加發(fā)射極的數(shù)目，即可擴(kuò)大輸入端的數(shù)目，就可以做成多輸入端的與非門(mén)。2. TTL或非門(mén)典型的TTL或非門(mén)（NOR gate）電路如圖3��14所示。不難看出，這個(gè)電路是在圖3��4的基礎(chǔ)上附加了T′1、T′2、D′1、R′B1而得到的，且該部分電路結(jié)構(gòu)與T1、T2、D1、RB1組成的電路完全相同。所以當(dāng)A、B當(dāng)中任何一端輸入為高電平VIH=3.4V時(shí)，都將使T2或T′2導(dǎo)通，并使T4導(dǎo)通、T3截止，輸出為低電平VOL。只有在A、B兩端同時(shí)輸入為低電平VIL=0.2V時(shí)，T2和T′2同時(shí)截止，并使T3導(dǎo)通，T4截止，輸出為高電平VOH。因此Y和A、B之間是或非的邏輯關(guān)系，即Y=A B。比較圖3��4和圖3��14，TTL或非門(mén)電路的輸出級(jí)和TTL非門(mén)電路的輸出級(jí)完全相同，因此，非門(mén)的輸出特性也適用于或非門(mén)。由于每個(gè)或輸入端都分別接在各自的輸入三極管上，所以將n個(gè)或輸入端并聯(lián)使用時(shí)，無(wú)論總的高電平輸入電流還是總的低電平輸入電流都等于各個(gè)輸入端輸入電流的n倍。3. 與或非門(mén)TTL與或非門(mén)(AND�睴R�睮NVERT gate)電路如圖3��15所示。該電路是在圖3��14的基礎(chǔ)上，將三極管T1和T′1改為多發(fā)射極三極管而得到的。容易得出，只有兩組輸入信號(hào)A、B或C、D當(dāng)中任何一組輸入同時(shí)為高電平時(shí)，輸出為低電平，否則輸出為高電平。因此電路的輸出信號(hào)Y與輸入信號(hào)A、B、C、D之間是與或非的邏輯關(guān)系，即Y=AB CD。




圖3��14TTL或非門(mén)




圖3��15TTL與或非門(mén)


4. 異或門(mén)TTL異或門(mén)（Exclusive�睴R gate）電路如圖3��16所示。當(dāng)A、B同時(shí)為低電平時(shí)，T4和T5同時(shí)截止，并使T7和T9導(dǎo)通而使T8截止，輸出為低電平。而A、B同時(shí)為高電平時(shí)，T6和T9導(dǎo)通，T8截止，輸出為低電平。當(dāng)A、B狀態(tài)不同（一個(gè)為高電平，一個(gè)為低電平）時(shí)，T6截止。同時(shí)，A、B當(dāng)中的一個(gè)高電平輸入使T4、T5中的一個(gè)導(dǎo)通，并使T7截止。由于T6和T7同時(shí)截止，因而使T9截止而T8導(dǎo)通，輸出為高電平。因此A、B和Y之間為異或邏輯關(guān)系，即Y=A�軧。5. 集電極開(kāi)路的門(mén)電路（OC門(mén)）在用門(mén)電路組成各種類型的邏輯電路時(shí)，如果可以將兩個(gè)或兩個(gè)以上的門(mén)電路輸出端直接并聯(lián)使用，可能對(duì)簡(jiǎn)化電路有很大幫助。但是一般的TTL門(mén)電路輸出并聯(lián)連接時(shí)，若并聯(lián)的幾個(gè)門(mén)電路的輸出狀態(tài)不一樣，則這幾個(gè)門(mén)電路的輸出電路上可能有較大的電流流通，如圖3��17所示。由于串聯(lián)電路的連接電阻僅有幾十到一百多歐姆，所以電路的電流將會(huì)高達(dá)幾十毫安。在這種情況下，就會(huì)造成集成電路由于過(guò)度發(fā)熱而損壞，也就是說(shuō)，一般推拉式輸出的邏輯門(mén)電路，不能將其輸出端并聯(lián)連接使用的。另外，在推拉式輸出級(jí)的門(mén)電路中，電源一經(jīng)確定，輸出的高電平也就固定了，因而無(wú)法滿足對(duì)輸出不同高低電平的需要。此外，推拉式電路結(jié)構(gòu)也不能滿足驅(qū)動(dòng)較大電流、較高電壓負(fù)載的要求。




圖3��16TTL異或門(mén)






圖3��17TTL門(mén)電路輸出并聯(lián)


（1） 電路結(jié)構(gòu)若將圖3��4所示電路中的輸出三極管T3及周圍的元器件去掉，將三極管T4的集電極開(kāi)路就可以組成集電極開(kāi)路的門(mén)電路（Open Collector Gate），簡(jiǎn)稱OC門(mén)電路。


圖3��18集電極開(kāi)路非門(mén)電路結(jié)構(gòu)和邏輯符號(hào)
集電極開(kāi)路門(mén)電路的結(jié)構(gòu)和邏輯符號(hào)如圖3��18所示。OC門(mén)電路在工作時(shí)需要外接負(fù)載電阻R和電源V′CC。只要電阻的阻值和電源電壓的數(shù)值選擇得當(dāng)，就能夠做到既保證輸出


圖3��19OC非門(mén)輸出端并聯(lián)
使用的接法
的高、低電平符合要求，又能保證輸出端三極管的負(fù)載電流不過(guò)大。電阻R的作用是，當(dāng)三極管T4截止時(shí)，將三極管T4的集電極的電位提高，使門(mén)電路能夠輸出高電平信號(hào)，所以負(fù)載電阻R又稱為上拉電阻。（2） 線與電路OC門(mén)的輸出端可以并聯(lián)使用。比如在圖3��19所示的電路中，輸入信號(hào)A、B與輸出Y之間的邏輯真值表如表3��7所示。由表3��7可以看出，兩個(gè)門(mén)電路的輸出端并聯(lián)使用的結(jié)果等效于與邏輯關(guān)系，所以圖3��19所示的電路又稱為線與，其輸入與輸出之間的邏輯關(guān)系為


Y=Y1·Y2=·=A B （3��6）




表3��7圖3��19電路的真值表


ABY1Y2Y


00111011001001011000
線與之后，輸出的低電平仍然為T(mén)TL門(mén)電路的低電平等級(jí)（約為0.2V），但高電平的輸出取決于V′CC的值。在空載的情況下，最高電平輸出接近于V′CC的值； 在有負(fù)載的情況下，則根據(jù)負(fù)載的要求來(lái)確定�？梢�(jiàn)，OC門(mén)使用上更具有靈活性，適合于不同高電平電壓等級(jí)輸入的要求。另外，有些OC門(mén)的輸出管足以承受較大電流和較高電壓，如SN7407輸出管允許的最大負(fù)載電流為40mA，截止時(shí)耐壓30V，足以驅(qū)動(dòng)小型繼電器。




圖3��20高電平輸出時(shí)R的計(jì)算電路
（3） 上拉電阻阻值的計(jì)算上拉電阻阻值的計(jì)算分高電平輸出和低電平輸出兩種情況。假設(shè)將n個(gè)OC門(mén)的輸出端并聯(lián)使用，負(fù)載是m個(gè)TTL與非門(mén)的輸入端。高電平輸出情況如圖3��20所示。當(dāng)所有OC門(mén)同時(shí)截止時(shí)，輸出為高電平。此時(shí)，每個(gè)與非門(mén)的輸入端口都有輸入電流IIH流入，m個(gè)輸入端口共有mIIH輸入電流流過(guò)上拉電阻R； 同時(shí)每一個(gè)OC門(mén)的輸出端也有漏電流IOH流入，n個(gè)輸出端共有nIOH輸出漏電流流過(guò)上拉電阻R。根據(jù)KCL可得，上拉電阻R上的總電流是上述各電流的總和，此時(shí)上拉電阻R的值為允許最大值Rmax： 


Rmax=V′CC-VOHnIOH mIIH（3��7）


低電平輸出情況如圖3��21所示。此時(shí)，對(duì)于與非門(mén)電路，每一個(gè)門(mén)電路輸入端口只流出一個(gè)輸入短路電流|IIS|，m′個(gè)與非門(mén)電路共有m′個(gè)|IIS|輸入短路電流流入OC門(mén)電路的輸出端（若是或非門(mén)電路，每一個(gè)輸入端口都有輸入短路電流流出，設(shè)每個(gè)或非門(mén)電路有n′個(gè)輸入端，則m′個(gè)或非輸入端口共有m′n′個(gè)|IIS|輸入短路電流流入OC門(mén)電路的輸出端）； 同時(shí)上拉電阻R上的電流I也流入OC門(mén)電路的輸出端； 在OC門(mén)電路輸出端口只有一個(gè)是低電平，其余都是高電平的情況下，所有的電流都流入輸出為低電平的OC門(mén)的輸出端口，該門(mén)電路的輸出級(jí)電路將流過(guò)最大的電流ILM，根據(jù)KCL可得，上拉電阻R上的電流是ILM與m′|IIS|的差，此時(shí)上拉電阻R的值為允許最小值Rmin： 


Rmin=V′CC-VOLILM-m′|IIS|（3��8）


上拉電阻R的取值應(yīng)介于式（3��7）和式（3��8）所規(guī)定的最大值和最小值之間。除了反相器和與非門(mén)以外，與門(mén)、或門(mén)、或非門(mén)等都可以做成集電極開(kāi)路的門(mén)電路輸出結(jié)構(gòu)，而且外接上拉電阻的計(jì)算方法也相同。




圖3��21低電平輸出時(shí)R的計(jì)算電路






圖3��22例題3.2的電路圖


【例題3.2】電路如圖3��22所示。已知電源電壓V′CC=5V，OC與非門(mén)G1、G2的輸出管截止時(shí)的漏電流IOH=200μA，輸出管導(dǎo)通時(shí)的最大負(fù)載電流ILM=16mA，要求OC門(mén)輸出的高電平VOH≥3.4V，VOL≤0.4V，G3、G4、G5均為T(mén)TL與非門(mén)，它們的低電平輸入短路電流為IIS=-1mA，高電平輸入電流為IIH=40μA。請(qǐng)計(jì)算電路中的上拉電阻R的值。解： 由電路圖可知，該電路是由兩個(gè)OC與非門(mén)輸出端并聯(lián)和三個(gè)兩輸入端與非門(mén)組成，即n=2，m′=3,m=6。根據(jù)式（3��7）可得


Rmax =V′CC-VOHnIOH mIIH=5-3.42×0.2 16×0.04=2.5kΩ


根據(jù)式（3��8）可得


Rmin=V′CC-VOLILM-m′|IIS|=5-0.416-3×1=0.354kΩ


所以取上拉電阻R=2kΩ。6. 三態(tài)輸出門(mén)電路為了實(shí)現(xiàn)多個(gè)邏輯門(mén)電路輸出能夠?qū)崿F(xiàn)并聯(lián)連接使用，除了采用OC門(mén)以外，還可以采用三態(tài)門(mén)。（1） 電路結(jié)構(gòu)和工作原理三態(tài)輸出門(mén)（Three State Output Gate，TS）是在普通門(mén)電路的基礎(chǔ)上附加控制電路而構(gòu)成的。在三態(tài)輸出的門(mén)電路中，輸出端除了有高電平和低電平兩種狀態(tài)外，還有第三種狀態(tài)——高阻態(tài)（Z）�？刂贫说碗娖接行У娜龖B(tài)輸出反相器的電路結(jié)構(gòu)和邏輯符號(hào)如圖3��23（a）所示。圖中的控制端EN為低電平（EN=0）時(shí)，P點(diǎn)為高電平，二極管截止，電路的工作狀態(tài)和普通的反相器沒(méi)有區(qū)別。這時(shí)Y=A，根據(jù)輸入信號(hào)A的情況，輸出可能是高電平，也可能是低電平。而當(dāng)控制端EN為高電平（EN=1）時(shí)，P點(diǎn)為低電平，T2和T4截止。同時(shí)，由于二極管D1導(dǎo)通，T3的基極電位被鉗位在0.7V，使T3截止。由于T3和T4同時(shí)截止，所以輸出端呈高阻狀態(tài)。這樣，輸出端就有三種狀態(tài)： 高電平、低電平和高阻狀態(tài)，所以將該門(mén)電路稱為三態(tài)門(mén)。圖3��23中的（b）和（c）分別為國(guó)標(biāo)和美國(guó)標(biāo)準(zhǔn)的三態(tài)反相器邏輯符號(hào)。因?yàn)槿龖B(tài)門(mén)存在高阻態(tài)，所以三態(tài)門(mén)電路的輸出端可以并聯(lián)使用。


圖3��23控制端低電平有效的三態(tài)輸出反相器的電路圖和邏輯符號(hào)
控制端為高電平有效的三態(tài)輸出反相器的電路圖和邏輯符號(hào)如圖3��24所示。由圖3��24可見(jiàn)其電路結(jié)構(gòu)與圖3��23（a）只差一個(gè)反向器，其余部分相同，所以在此不再贅述。 
圖3��24控制端高電平有效的三態(tài)輸出反相器的電路圖和邏輯符號(hào)
（2） 三態(tài)門(mén)電路的應(yīng)用因?yàn)槿龖B(tài)門(mén)的輸出端可以并聯(lián)使用，所以可以用三態(tài)門(mén)電路組成開(kāi)關(guān)電路，如圖3��25所示。當(dāng)EN為低電平0時(shí)，三態(tài)門(mén)G1為高阻態(tài)，選通三態(tài)門(mén)G2，電路的輸出信號(hào)Y=； 當(dāng)EN為高電平1時(shí)，三態(tài)門(mén)G1被選通，而三態(tài)門(mén)G2為高阻態(tài)，電路的輸出信號(hào)為Y=�？梢钥闯鍪鼓芏薊N的狀態(tài)決定將哪一個(gè)數(shù)據(jù)取反后輸出，相當(dāng)于一個(gè)開(kāi)關(guān)的作用。在計(jì)算機(jī)系統(tǒng)中，為了減少各個(gè)單元電路之間連線的數(shù)目，希望能在同一條導(dǎo)線上分時(shí)傳遞若干個(gè)門(mén)電路的輸出信號(hào)。這時(shí)可以用三態(tài)門(mén)接成總線結(jié)構(gòu)，如圖3��26所示。只要在工作時(shí)控制各個(gè)門(mén)的使能端EN，使其輪流等于0，而且任何時(shí)候僅有一個(gè)等于0，就可以把各個(gè)門(mén)的輸出信號(hào)輪流送到公共的傳輸線（總線）上而互不干擾。用三態(tài)門(mén)還可以實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸，實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸?shù)娜龖B(tài)門(mén)電路如圖3��27所示。當(dāng)EN=0時(shí)，三態(tài)門(mén)G1被選通而G2為高阻態(tài)，數(shù)據(jù)D1經(jīng)反相后送到總線上去。當(dāng)EN=1時(shí)，三態(tài)門(mén)G2被選通而G1為高阻態(tài)，來(lái)自總線的數(shù)據(jù)經(jīng)G2反相后由D2送出。




圖3��25用三態(tài)門(mén)組成的開(kāi)關(guān)電路




圖3��26用三態(tài)門(mén)接成總線結(jié)構(gòu)




圖3��27用三態(tài)門(mén)實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸


3.3.4TTL系列門(mén)電路許多年來(lái)，設(shè)計(jì)者不斷地對(duì)TTL門(mén)電路進(jìn)行改進(jìn)，從最早的74系列、74H系列，發(fā)展到74S系列、74LS系列，再到后來(lái)的74AS系列、74ALS系列、74F系列。所有的TTL系列都是兼容的，它們用同樣的電源電壓和邏輯電平，但每個(gè)系列在速度、功耗和價(jià)格上各有優(yōu)點(diǎn)。
最早的TTL邏輯門(mén)系列是由Sylvania于1963年提出的，德州儀器公司使其被廣泛應(yīng)用，其“7400系列”型號(hào)門(mén)電路和其他TTL元件很快成為工業(yè)標(biāo)準(zhǔn)。后來(lái)用改變電路內(nèi)部電阻阻值的方法生產(chǎn)過(guò)74H（高速TTL）和74L（低耗TTL）兩種改進(jìn)系列。74H系列采用低電阻以減少傳播延遲時(shí)間，但同時(shí)增加了電路的功耗。而74L系列采用高電阻以減少功耗，但同時(shí)增加了傳輸延遲時(shí)間。如果用傳輸延遲時(shí)間與每個(gè)門(mén)功耗的乘積——dp積（delay�瞤ower product）來(lái)描述TTL電路的綜合品質(zhì)，則74H和74L系列與74系列相比，dp積并未得到改善。因此，不久這兩種系列就被隨后出現(xiàn)的74S、74LS系列取代。在74S（Schottky TTL）系列電路中采用了抗飽和的肖特基三極管，獲得了比74系列更短的傳輸延遲時(shí)間，不過(guò)功耗仍然高于74系列。隨后出現(xiàn)的74LS系列（低耗Schottky TTL）系列同時(shí)采用了肖特基三極管和較大的電阻阻值，并改進(jìn)了電路結(jié)構(gòu)，所以其dp積優(yōu)于以上幾個(gè)系列。74LS系列的速度與74系列相當(dāng)，但功耗僅為74系列的1/5。因此，74LS系列成為設(shè)計(jì)TTL門(mén)電路應(yīng)用系統(tǒng)的首選系列。后來(lái)隨著集成電路工藝水平的不斷提高和電路結(jié)構(gòu)的改進(jìn)，又出現(xiàn)了新的肖特基邏輯系列74AS（高級(jí)Schottky TTL）、74ALS（高級(jí)低耗Schottky TTL）和74F（快速TTL）。74AS系列的速度大約是74S的兩倍，而功耗幾乎相同。74ALS系列比74LS功耗更低，速度更高。74F系列在功耗和速度上介于74AS和74ALS之間。未來(lái)74ALS將逐步取代74LS系列而成為T(mén)TL邏輯系列中的主流產(chǎn)品，而74F系列也許會(huì)成為高速系統(tǒng)設(shè)計(jì)中使用的主要系列。表3��8列出了各種TTL系列門(mén)的主要特性參數(shù)，根據(jù)這些信息，可以分析TTL門(mén)電路的外部特性，而不必知道內(nèi)部TTL電路的設(shè)計(jì)細(xì)節(jié)。通常，一個(gè)特定元件的輸入和輸出特性與表3��8中給出的典型值有所不同，因此在分析和設(shè)計(jì)實(shí)際電路時(shí)，必須經(jīng)常參考制造廠商的數(shù)據(jù)手冊(cè)。


表3��8TTL系列門(mén)的主要特性參數(shù)


參數(shù)名稱與符號(hào)單位
系列
7474S74LS74AS74ALS74F




輸入低電平最大值VIL（max）V0.80.80.80.80.80.8輸入高電平最小值VIH(min)V2.02.02.02.02.02.0輸出低電平最大值VOL(max)V0.40.50.50.50.50.5輸出高電平最小值VOH(min)V2.42.72.72.72.72.7低電平輸入電流最大值IIL(max)mA-1.0-2.0-0.4-0.5-0.2-0.6高電平輸入電流最大值IIH(max)μA405020202020低電平輸出電流最大值IOL(max)mA1620820820高電平輸出電流最大值IOH(max)mA-0.4-1.0-0.4-2-0.4-1傳輸延遲時(shí)間tpdns9391.743每個(gè)門(mén)的功耗mW1019281.24延遲�补�耗積（dp積）pJ90571813.64.812


3.4CMOS門(mén)電路3.4.1CMOS反相器的電路結(jié)構(gòu)和工作原理






圖3��28CMOS反相器的
電路結(jié)構(gòu)
CMOS反相器的電路結(jié)構(gòu)如圖3��28所示。由圖3��28可以看出，它由一個(gè)N溝道增強(qiáng)型MOS管T1和一個(gè)P溝道增強(qiáng)型MOS管T2組成，所以該電路稱為互補(bǔ)對(duì)稱式金屬氧化物半導(dǎo)體電路，簡(jiǎn)稱CMOS電路。圖中兩個(gè)管的柵極相連作為輸入端A，兩個(gè)管的漏極相連作為輸出端Y。假設(shè)電源電壓VDD= 5V，輸入信號(hào)的高電平VIH=5V，低電平VIL=0V，并且VDD大于T1的開(kāi)啟電壓和T2的開(kāi)啟電壓的絕對(duì)值之和。當(dāng)輸入信號(hào)A為高電平1時(shí)，T1管導(dǎo)通，T2管截止，輸出信號(hào)Y為低電平0； 當(dāng)輸入信號(hào)A為低電平0時(shí)，T1管截止，T2管導(dǎo)通，輸出信號(hào)Y為高電平1。因此，該電路的輸出信號(hào)與輸入信號(hào)之間為非的邏輯關(guān)系，即Y=。CMOS反相器是CMOS集成門(mén)電路的基本單元。在CMOS電路中，因P溝道MOS管在工作的過(guò)程中僅相當(dāng)于一個(gè)可變電阻值的漏極電阻，所以T2管稱為負(fù)載管； 而N溝道MOS管在工作的過(guò)程中起到輸出信號(hào)、驅(qū)動(dòng)后級(jí)電路的作用，所以T1管稱為驅(qū)動(dòng)管。3.4.2其他類型的CMOS門(mén)電路1. CMOS與非門(mén)的電路結(jié)構(gòu)和工作原理
 將兩個(gè)CMOS反相器的負(fù)載管并聯(lián)，驅(qū)動(dòng)管串聯(lián)，就組成了CMOS與非門(mén)，電路如圖3��29所示。 當(dāng)輸入信號(hào)A、B同時(shí)為高電平時(shí)，驅(qū)動(dòng)管T1和T2導(dǎo)通，負(fù)載管T3和T4截止，輸出為低電平； 當(dāng)輸入信號(hào)A、B同時(shí)為低電平時(shí)，驅(qū)動(dòng)管T1和T2截止，負(fù)載管T3和T4導(dǎo)通，輸出為高電平； 當(dāng)輸入信號(hào)A、B中一個(gè)為低電平，另一個(gè)為高電平時(shí)，驅(qū)動(dòng)管T1和T2中總有一個(gè)導(dǎo)通，一個(gè)截止，驅(qū)動(dòng)管串聯(lián)，總結(jié)果為斷開(kāi)，負(fù)載管總是一個(gè)導(dǎo)通，另一個(gè)截止，負(fù)載管并聯(lián)，總結(jié)果為通，電路的輸出信號(hào)為高電平。因此輸出信號(hào)Y與輸入信號(hào)A、B之間為與非的邏輯關(guān)系。2. CMOS或非門(mén)的電路結(jié)構(gòu)和工作原理將兩個(gè)CMOS反相器的負(fù)載管串聯(lián)，驅(qū)動(dòng)管并聯(lián)，就組成了CMOS或非門(mén)，電路如圖3��30所示。




圖3��29CMOS與非門(mén)電路圖




圖3��30CMOS或非門(mén)電路


當(dāng)輸入信號(hào)A、B全為低電平0時(shí)，驅(qū)動(dòng)管Tl和T2截止，負(fù)載管T3和T4導(dǎo)通，輸出為高電平信號(hào)1； 當(dāng)輸入信號(hào)A、B全為高電平1時(shí)，驅(qū)動(dòng)管Tl和T2導(dǎo)通，負(fù)載管T3和T4截止，輸出為低電平信號(hào)0； 當(dāng)輸入信號(hào)A、B中有一個(gè)為高電平，而另一個(gè)為低電平時(shí)，驅(qū)動(dòng)管中有一個(gè)導(dǎo)通，一個(gè)截止，驅(qū)動(dòng)管相并聯(lián)，總結(jié)果為通，負(fù)載管中一個(gè)截止，一個(gè)導(dǎo)通，負(fù)載管串聯(lián)，總結(jié)果為斷，電路輸出為低電平。因此輸出信號(hào)Y與輸入信號(hào)A、B之間為或非的邏輯關(guān)系。CMOS門(mén)電路除了上面介紹的與非門(mén)和或非門(mén)以外，同樣也有與或非門(mén)、異或門(mén)、漏極開(kāi)路門(mén)和三態(tài)門(mén)電路，這些門(mén)電路的作用和符號(hào)與TTL門(mén)電路的相同，這里不再贅述。3.4.3CMOS傳輸門(mén)電路的組成和工作原理CMOS傳輸門(mén)（transmission gate）是由一個(gè)N溝道MOS管和一個(gè)P溝道MOS管并聯(lián)組成的，電路如圖3��31所示。圖中，兩個(gè)MOS管的柵極為傳輸門(mén)電路的控制端。當(dāng)控制端C為高電平1，為低電平0時(shí)，傳輸門(mén)導(dǎo)通，數(shù)據(jù)可以從左邊傳到右邊，也可以從右邊傳到左邊，即傳輸門(mén)可以實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸。當(dāng)控制端C為低電平0，而為高電平1時(shí)，傳輸門(mén)截止，不能傳輸數(shù)據(jù)，也即為高阻態(tài)。


圖3��31CMOS傳輸門(mén)電路和邏輯符號(hào)
在圖3��31中，vI、vO可以是模擬信號(hào)，這時(shí)傳輸門(mén)可以作為模擬開(kāi)關(guān)使用。利用CMOS傳輸門(mén)和反相器可以構(gòu)成雙向模擬開(kāi)關(guān)，如圖3��32（a）所示�？刂菩盘�(hào)C作為N溝道場(chǎng)效應(yīng)管的柵極控制信號(hào)，C經(jīng)過(guò)反相器取反后得到信號(hào)作為P溝道場(chǎng)效應(yīng)管的柵極控制信號(hào)，因此只要有一個(gè)控制信號(hào)即可控制電路的連接與斷開(kāi)。雙向模擬開(kāi)關(guān)的邏輯圖和邏輯符號(hào)如圖3��32（b）和圖3��32（c）所示。


圖3��32CMOS雙向模擬開(kāi)關(guān)電路圖及邏輯符號(hào)
3.4.4CMOS系列門(mén)電路的性能比較到目前為止，CMOS門(mén)電路已經(jīng)有4000系列、HC和HCT系列、VHC和VHCT系列、FCT和FCT�睺系列等定型產(chǎn)品。4000系列是最早投放市場(chǎng)的CMOS數(shù)字集成電路定型產(chǎn)品，其優(yōu)點(diǎn)是低功耗，但是速度低，而且不易于與當(dāng)時(shí)最流行的TTL邏輯系列相匹配。因此逐漸被能力更強(qiáng)的CMOS系列所取代。HC（High�瞫peed CMOS，高速CMOS）和HCT（High�瞫peed CMOS，TTL compatible，高速CMOS，TTL兼容）系列是高速CMOS邏輯系列的簡(jiǎn)稱。與4000系列相比，HC/HCT系列具有更高的速度和更強(qiáng)的電流吸收和提供能力。HCT系列采用的電源電壓為5V，可以與TTL器件互相配合使用； 而HC系列用于只采用CMOS邏輯的系統(tǒng)中，并可用2~6V的電源。高電源電壓用于高速器件，低電源電壓用于低功耗器件，它不能與TTL器件互相配合使用。VHC（Very High�瞫peed CMOS）和VHCT（Very High�瞫peed CMOS，TTL compatible）是新一代的CMOS系列器件，它們的工作速度是HC/HCT的兩倍，并可與前輩系列保持向后兼容性。它們輸入電平不同，但輸出特性是完全一樣的。HCT/VHCT電路可以由TTL器件來(lái)驅(qū)動(dòng)。VHC和VHCT邏輯系列是由幾個(gè)公司制造的，包括Motorola、Fairchild和Toshiba。而Texas Instruments和Philips只制造那些相似的但規(guī)格不一致的兼容系列，它們是AHC和AHCT，其中“A”代表“先進(jìn)的”。在20世紀(jì)90年代初，又出現(xiàn)了一種CMOS系列——FCT（Fast CMOS，TTL compatible），它的主要優(yōu)點(diǎn)是： 在減少功耗并與TTL完全兼容的條件下，能達(dá)到和超過(guò)最好的TTL系列的速度和輸出驅(qū)動(dòng)能力，它的輸出高電平能達(dá)到5V。但在高速應(yīng)用中，當(dāng)輸出從0V上升到5V時(shí)，會(huì)產(chǎn)生很大的功耗和噪聲。因此，后來(lái)又出現(xiàn)了FCT�睺（Fast CMOS，TTL compatible with TTL VOH），它降低了高電平輸出電壓，減少了功耗和開(kāi)關(guān)噪聲，而且它可以提供或吸收大量的電流，低電平時(shí)可達(dá)到64mA。在諸多系列的CMOS電路產(chǎn)品中，只要產(chǎn)品型號(hào)最后的數(shù)字相同，它們的邏輯功能就是一樣的。例如74/54HC00、74/54HCT00、74/54VHC00、74/54VHCT00、74/54FCT00等的邏輯功能是一樣的，它們都是具有4個(gè)2輸入端的與非門(mén)。但是，它們的電氣性能和參數(shù)就大不相同了。74系列和54系列僅在工作溫度范圍上有所區(qū)別，而其他方面比如邏輯功能、主要的電氣參數(shù)、外形封裝、引腳排列等完全相同。74系列為商用器件，工作溫度為0~70℃。54系列為軍用器件，工作溫度為-55℃~125℃。表3��9給出了各個(gè)系列典型CMOS器件在VCC為4.5~5.5V之間的任意值時(shí)的輸入規(guī)格說(shuō)明。


表3��9VCC在4.5~5.5V之間時(shí)CMOS系列的輸入規(guī)格說(shuō)明


描述單位條件


系列HCHCTVHCVHCT


最大輸入漏電流IImaxμAVin為任意值±1±1±1±1低電平最大輸入電壓VILmaxV10101010高電平最小輸入電壓VIHminV3.852.03.852.0表3��10給出了CMOS器件在VCC為4.5~5.5V之間的任意值時(shí)的輸出規(guī)格說(shuō)明，它針對(duì)CMOS和TTL兩種負(fù)載，在電流或電壓下腳標(biāo)的最后一個(gè)字母為C的表示驅(qū)動(dòng)CMOS負(fù)載，為T(mén)的表示驅(qū)動(dòng)TTL負(fù)載。


表3��10VCC在4.5~5.5V之間時(shí)CMOS系列的輸出規(guī)格說(shuō)明


描述單位條件


系列HCHCTVHCVHCT


低電平最大輸出電流IOLmaxCmACMOS負(fù)載0.02 0.02 0.05 0.05 低電平最大輸出電流IOLmaxTmATTL負(fù)載4.00 4.00 8.00 8.00 低電平最大輸出電壓VOLmaxCVIout≤IOLmaxC0.10 0.10 0.10 0.10 續(xù)表




描述單位條件


系列HCHCTVHCVHCT


低電平最大輸出電壓VOLmaxTVIout≤IOLmaxT0.33 0.33 0.44 0.44 高電平最大輸出電流IOHmaxCmACMOS負(fù)載-0.02 -0.02 -0.05 -0.05 高電平最大輸出電流IOHmaxTmATTL負(fù)載-4.00 -4.00 -8.00 -8.00 高電平最小輸出電壓VOHminCV|Iout|≤|IOhmaxC|4.40 4.40 4.40 4.40 高電平最小輸出電壓VOHminTVIout≤|IOhmaxT|3.84 3.84 3.80 3.803.5集成門(mén)電路實(shí)用知識(shí)簡(jiǎn)介3.5.1多余輸入端的處理方法 在用集成門(mén)電路組成數(shù)字系統(tǒng)時(shí)，經(jīng)常會(huì)遇到輸入引腳有多余的問(wèn)題。對(duì)于不使用的輸入端，可以與要使用的輸入端連在一起，如圖3��33（a）所示。也可以將不用的輸入端與一恒定邏輯值相連，不用的與門(mén)或者與非門(mén)輸入端應(yīng)與邏輯1相連，如圖3��33（b）所示，不用的或門(mén)、或非門(mén)的輸入端應(yīng)與邏輯0相連，如圖3��33（c）所示。在高速電路設(shè)計(jì)中，通常使用圖3��33（b）和（c）所示的方法，這比用圖3��33(a)所示的方法更好些，因?yàn)樵摲椒ㄔ黾恿蓑?qū)動(dòng)信號(hào)的電容負(fù)載，使操作變慢。在圖3��33（b）和（c）中，典型的電阻值為1~10kΩ，而且一個(gè)上拉或下拉電阻可供多個(gè)不用的輸入端共用。另外，也可以將不用的輸入端直接連接到電源或地上。


圖3��33處理不用的輸入端
不用的CMOS輸入端決不能懸空。因?yàn)槿绻�輸入端懸空�?huì)呈現(xiàn)出低電平狀態(tài)，但是由于CMOS輸入阻抗非常高，只需很小的電路噪聲就可以暫時(shí)地使一個(gè)懸空輸入呈現(xiàn)為高電平，從而造成電路故障。同樣，對(duì)于TTL電路，如果不用的輸入端懸空會(huì)呈現(xiàn)出高電平狀態(tài)，但是一個(gè)很小的噪聲就會(huì)使懸空的輸入端造成虛假的低電平。因此，為可靠起見(jiàn)，不用的輸入端應(yīng)連到穩(wěn)定的高電平和低電平電壓上。3.5.2TTL電路與CMOS電路的接口在TTL與CMOS兩種電路并存的情況下，常常有不同類型的集成電路混合使用，這樣就出現(xiàn)了TTL與CMOS電路的連接問(wèn)題。兩種不同類型的集成門(mén)電路，由于輸入、輸出邏輯電平、負(fù)載能力等參數(shù)不同，在連接時(shí)必須通過(guò)接口電路進(jìn)行電平或電流的變換后才能使用。由于CMOS系列門(mén)電路中，HCT系列、VHCT系列和FCT系列門(mén)電路都與TTL電路兼容，它們可以直接相連。而對(duì)于其他的與TTL不兼容的CMOS門(mén)電路，使用時(shí)必須考慮邏輯電平或驅(qū)動(dòng)電流不匹配時(shí)的互連問(wèn)題。兩種門(mén)電路互相連接的條件是： VOH≥VIH，VOL≤VIL，IOH≥nIIH，IOL≥nIIL1. TTL門(mén)電路驅(qū)動(dòng)CMOS門(mén)電路TTL電路輸出高電平的最小值為VOH(min)=2.4V，輸出低電平最大值為VOL(max)=0.5V。而CMOS電路在電源電壓為5V時(shí)，輸入低電平的最大值為VIL(max)=1V，輸入高電平的最小值為VIH(min)=3.5V。由于VOL(max)＜VIL(max)，


圖3��34通過(guò)上拉電阻提升
TTL輸出端高電平


因此TTL輸出低電平時(shí)與CMOS兼容，而由于VOH(min)＜VIH(min)，為此在TTL電路的輸出端與電源之間接入上拉電阻來(lái)提升TTL輸出端高電平，如圖3��34所示。圖中R的取值為


R=VCC-VOHIOH（3��9）


式（3��9）中IOH為T(mén)TL電路輸出級(jí)T3管截止時(shí)的漏電流。當(dāng)CMOS電源電壓VDD高于5V時(shí)，仍可以采用上拉電阻R解決電平轉(zhuǎn)換問(wèn)題，此時(shí)TTL門(mén)電路應(yīng)該采用OC門(mén)，如圖3��35所示。另外也可以采用三極管非門(mén)電路來(lái)解決電平轉(zhuǎn)換問(wèn)題，如圖3��36所示。




圖3��35通過(guò)上拉電阻解決電平轉(zhuǎn)換問(wèn)題




圖3��36通過(guò)三極管非門(mén)解決電平轉(zhuǎn)換問(wèn)題


2. CMOS門(mén)電路驅(qū)動(dòng)TTL門(mén)電路CMOS電路輸出邏輯電平與TTL輸入邏輯電平可以兼容，但CMOS電路輸出功率較小，驅(qū)動(dòng)能力不夠，一般不能直接驅(qū)動(dòng)TTL電路。常用的方法有以下兩種方法。（1） 利用三極管的電流放大作用實(shí)現(xiàn)電流擴(kuò)展，如圖3��37所示。只要放大器的電路參數(shù)選擇合適，可做到既滿足CMOS、TTL門(mén)電路電流要求，又使放大器輸出高低電平滿足TTL邏輯電平要求。（2） CMOS電路的輸出端增加一級(jí)CMOS驅(qū)動(dòng)器來(lái)增強(qiáng)帶負(fù)載能力，如圖3��38所示。CMOS門(mén)電路由 5V電源供電，能直接驅(qū)動(dòng)1個(gè)74系列TTL門(mén)電路。若增加緩沖器比如選用CC4049（六反相器）或CC4050（六緩沖器），能直接驅(qū)動(dòng)兩個(gè)74系列TTL門(mén)電路，若選用漏極開(kāi)路的CMOS驅(qū)動(dòng)器CC40107，能直接驅(qū)動(dòng)10個(gè)74系列TTL門(mén)電路。




圖3��37利用三極管實(shí)現(xiàn)電流擴(kuò)展




圖3��38利用CMOS驅(qū)動(dòng)器增強(qiáng)帶負(fù)載能力




3.5.3門(mén)電路帶負(fù)載時(shí)的接口電路當(dāng)用門(mén)電路驅(qū)動(dòng)執(zhí)行性負(fù)載時(shí)，應(yīng)根據(jù)負(fù)載的要求進(jìn)行正確的接口。1. 用門(mén)電路直接驅(qū)動(dòng)顯示器件使用邏輯門(mén)電路可以直接驅(qū)動(dòng)發(fā)光二極管、液晶顯示器等低電壓等級(jí)類的顯示器件，只要顯示器件的電壓等級(jí)(額定電壓值)與邏輯門(mén)電路的輸出電壓等級(jí)或邏輯門(mén)電路的電源電壓值相同就可以直接驅(qū)動(dòng)。但是為了安全起見(jiàn)，通常在電路中接入限流電阻，如圖3��39所示。圖中74HC04為CMOS器件，提供了六路反相緩沖器，限流電阻的大小可分別按下面兩種情況來(lái)計(jì)算。


圖3��39CMOS 74HC04驅(qū)動(dòng)LED的電路




對(duì)于圖3��39(a)所示的電路，當(dāng)門(mén)電路的輸入為低電平時(shí)，輸出為高電平，LED導(dǎo)通點(diǎn)亮，限流電阻R的取值為
R=VOH－VDID(3��10)
對(duì)于圖3��39(b)所示的電路，當(dāng)門(mén)電路的輸入為高電平時(shí)，輸出為低電平，LED導(dǎo)通點(diǎn)亮，限流電阻R的取值為
R=VCC－VD－VOLID(3��11)


式(3��10)和式(3��11)中，ID為L(zhǎng)ED的導(dǎo)通電流，VD為L(zhǎng)ED的正向?qū)�通壓降，VOH、VOL分別為門(mén)電路的輸出高、低電平，常取典型值�！纠�題3.3】在如圖3��39(a)所示的電路中，使門(mén)電路的輸入為低電平時(shí)，輸出為高電平，LED導(dǎo)通。設(shè)ID=0.5mA，VD=0.7V，VOH=4.7V，試計(jì)算限流電阻R的取值為多大合適。解： 根據(jù)式(3��10)來(lái)計(jì)算限流電阻
R=VOH－VDID=4.7－0.70.5=8kΩ
2. 用門(mén)電路驅(qū)動(dòng)機(jī)電性負(fù)載利用數(shù)字電路的輸出信號(hào)控制其他較大工作電流的機(jī)電性負(fù)載，如電動(dòng)機(jī)、照明電器和電爐等，通常采用中間繼電器轉(zhuǎn)換控制，即先用門(mén)電路控制繼電器的動(dòng)作，再用繼電器的“常開(kāi)觸點(diǎn)”或“常閉觸點(diǎn)”去連接交流、直流接觸器的電磁線圈，實(shí)現(xiàn)對(duì)大電流工作的機(jī)電性負(fù)載的控制。中間繼電器本身有其額定的電壓和電流參數(shù)，一般情況下，門(mén)電路的輸出電壓等級(jí)必須與中間繼電器額定電壓一致，輸出電流要略大于中間繼電器的額定電流值。連接電路如圖3��40所示。中間繼電器的線圈并聯(lián)一個(gè)二極管，是為了門(mén)電路輸出電平發(fā)生突變時(shí)，在電感性負(fù)載的暫態(tài)過(guò)程中，為電感線圈提供一個(gè)續(xù)流電路，避免電感性負(fù)載產(chǎn)生感應(yīng)高電壓，起到對(duì)門(mén)電路的保護(hù)作用。若門(mén)電路的輸出參數(shù)與中間繼電器的額定參數(shù)不一致，可以加入三極管緩沖級(jí)進(jìn)行轉(zhuǎn)換。


圖3��40CMOS 74HC04驅(qū)動(dòng)繼電器電路




小結(jié)門(mén)電路是構(gòu)成各種復(fù)雜數(shù)字電路的基本邏輯單元。按照電路元件的結(jié)構(gòu)形式不同，分為分立元器件門(mén)電路和集成門(mén)電路。分立元器件門(mén)電路的優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，但是在許多門(mén)級(jí)聯(lián)時(shí)，其邏輯信號(hào)電平會(huì)偏離原來(lái)的數(shù)值而趨近未定義區(qū)域。因此，實(shí)際電路中，一般很少采用。集成門(mén)電路按照集成度的不同可分為小規(guī)模集成門(mén)電路、中規(guī)模集成門(mén)電路、大規(guī)模集成門(mén)電路和超大規(guī)模集成門(mén)電路。按照制造工藝的不同，分為T(mén)TL門(mén)電路和CMOS門(mén)電路。由于TTL門(mén)電路功耗較大，其主要在中、小規(guī)模集成電路方面應(yīng)用廣泛，而CMOS門(mén)電路的優(yōu)點(diǎn)是功耗很小，適合于制作大規(guī)模和超大規(guī)模集成電路。按照門(mén)電路的功能的不同，可以分為非門(mén)、與非門(mén)、或非門(mén)、與或非門(mén)、異或門(mén)等，而非門(mén)是構(gòu)成各種門(mén)電路的基本單元。學(xué)習(xí)門(mén)電路的內(nèi)部結(jié)構(gòu)和工作原理的目的在于幫助讀者對(duì)器件外特性的理解，以便于更好地掌握外特性。外特性包括電壓傳輸特性、輸入特性、輸出特性和負(fù)載特性。另外，輸入端噪聲容限和傳輸延遲時(shí)間也是門(mén)電路的兩個(gè)重要參數(shù)。集電極開(kāi)路的門(mén)電路的輸出端可以并聯(lián)使用，即可以實(shí)現(xiàn)線與功能，但是集電極開(kāi)路的門(mén)電路在使用時(shí)必須外加一個(gè)電源和一個(gè)上拉電阻。三態(tài)門(mén)的輸出端有三個(gè)狀態(tài)，即高電平、低電平和高阻態(tài)。在使能端為有效狀態(tài)時(shí)，其邏輯功能與普通的門(mén)電路一樣，在使能端為無(wú)效狀態(tài)時(shí)，輸出為高阻態(tài)。多個(gè)三態(tài)門(mén)在其使能端輪流有效時(shí)，也可以實(shí)現(xiàn)線與功能。用三態(tài)門(mén)電路可以組成開(kāi)關(guān)電路，總線結(jié)構(gòu)，還可以實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸。在門(mén)電路的實(shí)際應(yīng)用中，經(jīng)常需要考慮多余輸入端的處理方法、TTL電路和CMOS電路的接口以及門(mén)電路帶不同負(fù)載時(shí)的接口電路等。
習(xí)題1. 填空題。（1） 集成電路按照集成度可分為、、和。（2） TTL非門(mén)的電壓傳輸特性的轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的輸入電壓值稱為，用VTH表示。（3） 在保證邏輯門(mén)完成正常邏輯功能的情況下，邏輯門(mén)的輸入端所能承受的最大干擾電壓值稱為。（4） 在TTL門(mén)電路中，輸入電壓vI=0時(shí)的輸入電流值稱為。（5） 描述門(mén)電路輸出端最多能夠帶的門(mén)電路數(shù)稱為門(mén)電路的。（6） 三態(tài)門(mén)的輸出有3種狀態(tài)，它們是、和。(7) 多個(gè)三態(tài)門(mén)的輸出端能并聯(lián)在一起的條件為。(8) 除了三態(tài)門(mén)，門(mén)也有高阻輸出狀態(tài)。（9） 對(duì)于集成門(mén)電路中不使用的輸入端，可以與要使用的輸入端，也可以將不用的輸入端與相連，不用的與門(mén)或者與非門(mén)輸入端應(yīng)與相連，不用的或門(mén)或者或非門(mén)的輸入端應(yīng)與相連。2. 選擇題。（1） 一個(gè)二輸入端的TTL與非門(mén)，一端接變量B，另一端經(jīng)10kΩ電阻接地，該與非門(mén)的輸出應(yīng)為。A. 0B. 1C. BD. （2） TTL門(mén)電路的輸入端懸空時(shí)，下列說(shuō)法正確的是。A. 相當(dāng)于邏輯0 B. 相當(dāng)于邏輯1C. 邏輯1和邏輯0都可以 D. 由門(mén)電路的類型決定是邏輯1還是邏輯0（3） 能實(shí)現(xiàn)分時(shí)傳送數(shù)據(jù)邏輯功能的是。A. TTL與非門(mén)B. 三態(tài)邏輯門(mén)C. 集電極開(kāi)路門(mén)D. CMOS邏輯門(mén)（4） CMOS 74HC系列邏輯門(mén)與TTL74LS系列邏輯門(mén)相比，工作速度、靜態(tài)功耗。A. 低，低B. 不相上下，低很多C. 高，低很多D. 高，不相上下（5） 能實(shí)現(xiàn)線與邏輯功能而且需要外加電源和上拉電阻的是。A. TTL與非門(mén)B. 三態(tài)邏輯門(mén)C. 集電極開(kāi)路門(mén)D. CMOS邏輯門(mén)(6) 下列各種門(mén)電路中，輸入端和輸出端可以互換使用的是。A. 三態(tài)門(mén)B. OC門(mén)C. CMOS傳輸門(mén)D. TTL門(mén)




圖3��41第2(8)的圖




(7) 下列各種門(mén)電路中，輸入信號(hào)既可以是數(shù)字信號(hào)，又可以是模擬信號(hào)的是。A. 三態(tài)門(mén)B. OC門(mén)C. CMOS傳輸門(mén)D. TTL門(mén)(8) 如圖3��41所示的OC門(mén)組成的電路，可等效為。A. 與非門(mén)B. 或非門(mén)C. 與或非門(mén)D. 異或門(mén)
(9) 圖3��42所示的各個(gè)門(mén)電路，能實(shí)現(xiàn)表3��11所要求的功能的是。




圖3��42第2(9)題的圖








表3��11第2(9)題的表


ABY
001010100110


(10) 對(duì)于集成門(mén)電路，下列選項(xiàng)中正確的是。A. 輸入端懸空可能會(huì)造成邏輯出錯(cuò)B. 多余的輸入端不可以并聯(lián)使用C. 輸入端完全可以懸空，且相當(dāng)于邏輯1D. 輸入端通過(guò)阻值小的電阻接到地，相當(dāng)于邏輯1和邏輯0均可3. 試畫(huà)出圖3��43所示各個(gè)門(mén)電路輸出端的電壓波形。輸入端A、B的電壓波形如圖3��43所示。


圖3��43第3題的門(mén)電路和輸入電壓波形圖
4. 通過(guò)適當(dāng)?shù)姆椒▽⑴c非門(mén)、或非門(mén)和異或門(mén)連接成反相器，實(shí)現(xiàn)Y=。5. 試畫(huà)出用二輸入端的與非門(mén)實(shí)現(xiàn)Y=A B，Y=AB的邏輯電路圖。6. 各邏輯門(mén)的輸入端A、B和輸出端Y的波形如圖3��44(a)和圖3��44(b)所示，分別寫(xiě)出各個(gè)邏輯門(mén)的表達(dá)式。


圖3��44第6題的圖


7. 計(jì)算圖3��45電路中的反相器GM能驅(qū)動(dòng)多少個(gè)同樣的反相器。要求GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均為74LS系列TTL電路，輸入電流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V時(shí)的輸出電流的最大值IOL(max )=8mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH(max )=-0.4mA。GM的輸出電阻忽略不計(jì)。8. 在圖3��45所示的電路中所有與非門(mén)均為74系列TTL電路，計(jì)算門(mén)GM能驅(qū)動(dòng)多少個(gè)同樣的與非門(mén)。要求GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.4V。與非門(mén)的輸入電流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V時(shí)的輸出電流的最大值IOL(max )=16mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH(max)=-0.4mA。GM的輸出電阻忽略不計(jì)。




圖3��45第7題的圖






圖3��46第8題的圖




9. 圖3��47所示為T(mén)TL電路，已知各個(gè)門(mén)的參數(shù)為： ILM=13mA，OC門(mén)輸出管截止時(shí)的漏電流IOH=250μA，IIH=50μA，IIL=-1.4mA，VOH≥3.6V，VOL≤0.3V，試計(jì)算RL的值。10. 兩個(gè)TTL OC門(mén)驅(qū)動(dòng)4個(gè)TTL與非門(mén)的電路如圖3��48所示。設(shè)電路的VOH≥3.0V，VOL≤0.4V。測(cè)得與非門(mén)的IIH=32μA，IIL=-1.3mA。TTL OC門(mén)輸出高電平時(shí)的IOH=100μA，輸出為低電平時(shí)的ILM=15mA。試確定上拉電阻R的取值范圍。11. 試說(shuō)明在下列情況下，用萬(wàn)用表測(cè)量圖3��49所示電路的vI2端得到的電壓各為多少？圖中的與非門(mén)為74系列的TTL電路，萬(wàn)用表使用5V量程，內(nèi)阻為20kΩ/V。（1） vI1懸空。（2） vI1接低電平（0.2V）。（3） vI1接高電平（3.2V）。（4） vI1經(jīng)51Ω電阻接地。（5） vI1經(jīng)10kΩ電阻接地。






圖3��47第9題的圖






圖3��48第10題的圖


12. 兩個(gè)OC與非門(mén)連接成如圖3��50所示的電路。試寫(xiě)出輸出Y的表達(dá)式。




圖3��49第11題的圖




圖3��50第12題的圖






13. TTL三態(tài)門(mén)組成如圖3��51（a）所示的電路，圖3��51（b）為輸入A、B、C的電壓波形。（1） 寫(xiě)出電路輸出Y的邏輯表達(dá)式。




圖3��51第13題的圖
（2） 在圖3��51（b）所示輸入波形時(shí)，畫(huà)出Y的波形。14. TTL三態(tài)門(mén)組成如圖3��52（a）所示的電路，圖3��52（b）為輸入信號(hào)的電壓波形。（1） 寫(xiě)出輸出Y的邏輯表達(dá)式。（2） 在如圖3��52（b）所示的輸入波形時(shí)，畫(huà)出輸出Y的波形。


圖3��52第14題的圖


15. 圖3��53所示各個(gè)門(mén)電路均為74系列TTL電路。指出各個(gè)門(mén)電路的輸出是什么狀態(tài)（高電平、低電平或高阻狀態(tài)）。




圖3��53第15題的圖
16. 圖3��54所示各個(gè)門(mén)電路為CMOS電路。指出各個(gè)門(mén)電路的輸出是什么狀態(tài)（高電平、低電平或高阻狀態(tài)）。


圖3��54第16題的圖
17. 在CMOS電路中有時(shí)采用如圖3��55所示的方法擴(kuò)展輸入端。試分析電路的邏輯功能，寫(xiě)出輸出表達(dá)式，并指出這種電路能否用于TTL門(mén)電路。假定電源電壓VDD=10Ｖ，二極管的正向?qū)�通壓降�?.7V。




圖3��55第17題的圖
18. 圖3��56所示的各個(gè)電路均為T(mén)TL門(mén)，各電路在實(shí)現(xiàn)給定的邏輯關(guān)系時(shí)是否有錯(cuò)誤，若有試指出并加以改正。


圖3��56第18題的圖






圖3��56（續(xù)）


19. CMOS電路如圖3��57所示，分析電路的功能，寫(xiě)出電路輸出Y的邏輯表達(dá)式。


圖3��57第19題的圖