第1章數(shù)字邏輯基礎(chǔ)
1.1數(shù)字邏輯的發(fā)展史
1.2SPICE仿真工具基礎(chǔ)
1.2.1SPICE的分析功能
1.2.2SPICE的分析流程
1.3開(kāi)關(guān)系統(tǒng)
1.3.10和1的概念
1.3.2開(kāi)關(guān)系統(tǒng)的優(yōu)勢(shì)
1.3.3晶體管作為開(kāi)關(guān)
1.3.4半導(dǎo)體物理器件
1.3.5半導(dǎo)體邏輯電路
1.3.6邏輯電路符號(hào)
1.4半導(dǎo)體數(shù)字集成電路
1.4.1集成電路的發(fā)展
1.4.2集成電路構(gòu)成
1.4.3集成電路的版圖
1.5基本的邏輯門(mén)及其特性
1.5.1基本的邏輯門(mén)
1.5.2基本的邏輯門(mén)集成電路
1.5.3邏輯門(mén)電路的傳輸特性
1.5.4不同邏輯門(mén)之間的連接
1.6邏輯代數(shù)理論
1.6.1邏輯代數(shù)中的運(yùn)算關(guān)系
1.6.2邏輯函數(shù)表達(dá)式
1.7邏輯表達(dá)式的化簡(jiǎn)
1.7.1使用運(yùn)算律化簡(jiǎn)邏輯表達(dá)式
1.7.2使用卡諾圖化簡(jiǎn)邏輯表達(dá)式
1.7.3不完全指定邏輯功能的化簡(jiǎn)
1.7.4輸入變量的卡諾圖表示
1.8毛刺的產(chǎn)生及消除
1.9數(shù)字碼制的表示和轉(zhuǎn)換
1.9.1數(shù)字碼制表示
1.9.2數(shù)字碼制之間的轉(zhuǎn)換
第2章數(shù)字邏輯電路
2.1組合邏輯電路
2.1.1編碼器
2.1.2譯碼器
2.1.3碼轉(zhuǎn)換器
2.1.4多路選擇器
2.1.5數(shù)字比較器
2.1.6加法器
2.1.7減法器
2.1.8加法器/減法器
2.1.9乘法器
2.2時(shí)序邏輯電路
2.2.1時(shí)序邏輯電路的類型
2.2.2時(shí)序邏輯電路的特點(diǎn)
2.2.3基本SR鎖存器
2.2.4同步SR鎖存器
2.2.5D鎖存器
2.2.6D觸發(fā)器
2.2.7其他觸發(fā)器
2.2.8普通寄存器
2.2.9移位寄存器
2.3存儲(chǔ)器
2.3.1存儲(chǔ)器的分類
2.3.2存儲(chǔ)器的工作原理
2.3.3易失性存儲(chǔ)器
2.3.4非易失性存儲(chǔ)器
2.4有限自動(dòng)狀態(tài)機(jī)
2.4.1有限自動(dòng)狀態(tài)機(jī)原理
2.4.2狀態(tài)圖的表示及實(shí)現(xiàn)
2.4.3三位計(jì)數(shù)器設(shè)計(jì)與實(shí)現(xiàn)
第3章可編程邏輯器件原理
3.1可編程邏輯器件的發(fā)展歷史
3.2可編程邏輯器件的典型工藝
3.3簡(jiǎn)單可編程邏輯器件的結(jié)構(gòu)
3.3.1PROM的內(nèi)部結(jié)構(gòu)
3.3.2PAL的內(nèi)部結(jié)構(gòu)
3.3.3PLA的內(nèi)部結(jié)構(gòu)
3.4復(fù)雜可編程邏輯器件的結(jié)構(gòu)
3.4.1邏輯陣列塊
3.4.2宏單元
3.4.3擴(kuò)展器乘積項(xiàng)
3.4.4可編程互聯(lián)陣列
3.4.5I/O控制塊
3.5現(xiàn)場(chǎng)可編程門(mén)陣列的結(jié)構(gòu)
3.5.1查找表結(jié)構(gòu)原理
3.5.2MAX 10系列的器件的特性
3.5.3邏輯陣列模塊
3.5.4嵌入式存儲(chǔ)器
3.5.5嵌入式乘法器
3.5.6時(shí)鐘和相位鎖相環(huán)
3.5.7通用I/O
3.5.8高速LVDS I/O
3.5.9外部存儲(chǔ)器接口
3.5.10模數(shù)轉(zhuǎn)換器
3.5.11配置方案
3.5.12用戶閃存
3.5.13電源管理
第4章Quartus Prime Standard集成開(kāi)發(fā)環(huán)境的原理圖設(shè)計(jì)流程
4.1Quartus Prime Standard集成開(kāi)發(fā)環(huán)境的概述
4.2Quartus Prime Standard集成開(kāi)發(fā)環(huán)境的下載和安裝
4.3獲取Quartus Prime Standard集成開(kāi)發(fā)環(huán)境的許可文件
4.4設(shè)計(jì)原理
4.5建立新的設(shè)計(jì)工程
4.6添加原理圖設(shè)計(jì)文件
4.7添加引腳約束文件
4.8生成編程文件并下載設(shè)計(jì)
第5章Quartus Prime集成開(kāi)發(fā)環(huán)境的HDL設(shè)計(jì)流程
5.1Quartus Prime集成開(kāi)發(fā)環(huán)境的設(shè)計(jì)流程
5.2設(shè)計(jì)原理
5.3建立新的設(shè)計(jì)工程
5.4創(chuàng)建Verilog HDL設(shè)計(jì)文件
5.5分析和綜合
5.5.1執(zhí)行分析和綜合過(guò)程
5.5.2查看分析和綜合報(bào)告
5.5.3查看分析和綜合的網(wǎng)表結(jié)構(gòu)
5.6行為仿真
5.6.1使用波形文件生成測(cè)試向量
5.6.2使用Verilog HDL生成測(cè)試向量
5.7添加約束條件
5.8設(shè)計(jì)的適配
5.8.1啟動(dòng)設(shè)計(jì)的適配過(guò)程
5.8.2查看適配后的報(bào)告
5.8.3查看適配后的網(wǎng)表結(jié)構(gòu)
5.9時(shí)序分析
5.10設(shè)計(jì)的裝配
5.11設(shè)計(jì)的下載
5.12編程器件內(nèi)的存儲(chǔ)器
第6章Verilog HDL規(guī)范
6.1Verilog HDL的發(fā)展
6.2Verilog HDL的程序結(jié)構(gòu)
6.2.1模塊的聲明
6.2.2模塊中端口的定義
6.2.3邏輯功能的定義
6.3Verilog HDL的描述方式
6.3.1行為級(jí)描述
6.3.2數(shù)據(jù)流描述
6.3.3結(jié)構(gòu)級(jí)描述
6.3.4開(kāi)關(guān)級(jí)描述
6.4Verilog HDL的要素
6.4.1注釋
6.4.2間隔符
6.4.3標(biāo)識(shí)符
6.4.4關(guān)鍵字
6.4.5系統(tǒng)任務(wù)和函數(shù)
6.4.6編譯器指令
6.4.7運(yùn)算符
6.4.8數(shù)字
6.4.9字符串
6.4.10屬性
6.5Verilog HDL數(shù)據(jù)類型
6.5.1值的集合
6.5.2網(wǎng)絡(luò)和變量
6.5.3向量
6.5.4強(qiáng)度
6.5.5隱含聲明
6.5.6網(wǎng)絡(luò)類型
6.5.7寄存器類型
6.5.8整型、實(shí)數(shù)型、時(shí)間型和實(shí)時(shí)時(shí)間型變量的聲明
6.5.9數(shù)組
6.5.10參數(shù)
6.5.11Verilog HDL中的名字空間
6.6Verilog HDL中的表達(dá)式
6.6.1操作符
6.6.2操作數(shù)
6.6.3延遲表達(dá)式
6.6.4表達(dá)式的位寬
6.6.5有符號(hào)表達(dá)式
6.6.6分配和截?cái)?br>6.7Verilog HDL中的分配
6.7.1連續(xù)分配
6.7.2過(guò)程分配
6.8Verilog HDL的門(mén)級(jí)和開(kāi)關(guān)級(jí)描述
6.8.1門(mén)和開(kāi)關(guān)聲明
6.8.2邏輯門(mén)
6.8.3輸出門(mén)
6.8.4三態(tài)門(mén)
6.8.5MOS開(kāi)關(guān)
6.8.6雙向傳輸開(kāi)關(guān)
6.8.7CMOS開(kāi)關(guān)
6.8.8pull門(mén)
6.9Verilog HDL用戶自定義原語(yǔ)
6.9.1UDP的定義
6.9.2組合邏輯電路的UDP
6.9.3電平觸發(fā)的時(shí)序UDP
6.9.4邊沿觸發(fā)的時(shí)序UDP
6.9.5邊沿和電平觸發(fā)的混合行為
6.10Verilog HDL行為級(jí)描述語(yǔ)句
6.10.1過(guò)程語(yǔ)句
6.10.2過(guò)程連續(xù)分配
6.10.3條件語(yǔ)句
6.10.4case語(yǔ)句
6.10.5循環(huán)語(yǔ)句
6.10.6過(guò)程時(shí)序控制
6.10.7語(yǔ)句塊
ⅩⅩ6.10.8結(jié)構(gòu)化的過(guò)程
6.11Verilog HDL中的任務(wù)和函數(shù)
6.11.1任務(wù)和函數(shù)的區(qū)別
6.11.2定義和使能任務(wù)
6.11.3禁止命名的塊和任務(wù)
6.11.4函數(shù)的聲明與調(diào)用
6.12Verilog HDL層次化結(jié)構(gòu)
6.12.1模塊和模塊例化
6.12.2覆蓋模塊參數(shù)值
6.12.3端口
6.12.4生成結(jié)構(gòu)
6.12.5層次化的名字
6.12.6向上名字引用
6.12.7范圍規(guī)則
6.13Verilog HDL設(shè)計(jì)配置
6.13.1配置格式
6.13.2庫(kù)
6.13.3配置例子
6.14Verilog HDL指定塊
6.14.1路徑的聲明
6.14.2為路徑分配延遲
6.14.3混合模塊路徑延遲和分布式延遲
6.14.4驅(qū)動(dòng)布線邏輯
6.14.5脈沖過(guò)濾行為的控制
6.15Verilog HDL時(shí)序檢查
6.15.1使用一個(gè)穩(wěn)定窗口檢查時(shí)序
6.15.2時(shí)鐘和控制信號(hào)的時(shí)序檢查
6.15.3邊沿控制標(biāo)識(shí)符
6.15.4提示符：用戶定義對(duì)時(shí)序沖突的響應(yīng)
6.15.5使能帶有條件的時(shí)序檢查
6.15.6時(shí)序檢查中的矢量信號(hào)
6.15.7負(fù)時(shí)序檢查
6.16Verilog HDL SDF逆向注解
6.16.1SDF注解器
6.16.2映射SDF結(jié)構(gòu)到Verilog
6.16.3多個(gè)注解
6.16.4多個(gè)SDF文件
6.16.5脈沖限制注解
6.16.6SDF到Verilog延遲值映射
6.17Verilog HDL系統(tǒng)任務(wù)和函數(shù)
6.17.1顯示任務(wù)
6.17.2文件I/O任務(wù)和函數(shù)
6.17.3時(shí)間標(biāo)度任務(wù)
6.17.4仿真控制任務(wù)
6.17.5隨機(jī)分析任務(wù)
6.17.6仿真時(shí)間函數(shù)
6.17.7轉(zhuǎn)換函數(shù)
6.17.8概率分布函數(shù)
6.17.9命令行輸入
6.17.10數(shù)學(xué)函數(shù)
6.18Verilog HDL的VCD文件
6.18.1Vivado創(chuàng)建四態(tài)VCD文件
6.18.2Verilog源創(chuàng)建四態(tài)VCD文件
6.18.3四態(tài)VCD文件格式
6.19Verilog HDL編譯器指令
6.19.1`celldefine和`endcelldefine
6.19.2`default_nettype
6.19.3`define和`undef
6.19.4`ifdef、`else、`elsif、`endif、`ifndef
6.19.5`include
6.19.6`resetall
6.19.7`line
6.19.8 `timescale
6.19.9`unconnected_drive和`nounconnected_drive
6.19.10`pragma
6.19.11`begin_keywords和`end_keyword
6.20Verilog HDL（IEEE 1364—2005）關(guān)鍵字列表
第7章基本數(shù)字邏輯單元的Verilog HDL描述
7.1組合邏輯電路的Verilog HDL描述
7.1.1邏輯門(mén)的Verilog HDL描述
7.1.2編碼器的Verilog HDL描述
7.1.3譯碼器的Verilog HDL描述
7.1.4多路選擇器的Verilog HDL描述
7.1.5數(shù)字比較器的Verilog HDL描述
7.1.6總線緩沖器的Verilog HDL描述
7.2數(shù)據(jù)運(yùn)算操作的Verilog HDL描述
7.2.1加法操作的Verilog HDL描述
7.2.2減法操作的Verilog HDL描述
7.2.3乘法操作的Verilog HDL描述
7.2.4除法操作的Verilog HDL描述
7.2.5算術(shù)邏輯單元的Verilog HDL描述
7.3時(shí)序邏輯電路的Verilog HDL描述
7.3.1觸發(fā)器和鎖存器的Verilog HDL描述
7.3.2計(jì)數(shù)器的Verilog HDL描述
7.3.3移位寄存器的Verilog HDL描述
7.3.4脈沖寬度調(diào)制的Verilog HDL描述
7.4存儲(chǔ)器的Verilog HDL描述
7.4.1ROM的Verilog HDL描述
7.4.2RAM的Verilog HDL描述
7.5有限自動(dòng)狀態(tài)機(jī)的Verilog HDL描述
7.5.1FSM的設(shè)計(jì)原理
7.5.2FSM的應(yīng)用-序列檢測(cè)器的實(shí)現(xiàn)
7.5.3FSM的應(yīng)用-交通燈的實(shí)現(xiàn)
7.6算法狀態(tài)機(jī)的Verilog HDL描述
7.6.1算法狀態(tài)機(jī)的原理
7.6.2ASM到Verilog HDL的轉(zhuǎn)換
第8章復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
8.1設(shè)計(jì)所用外設(shè)的原理
8.1.1LED的驅(qū)動(dòng)原理
8.1.2開(kāi)關(guān)的驅(qū)動(dòng)原理
8.1.3按鍵的驅(qū)動(dòng)原理
8.1.4七段數(shù)碼管的驅(qū)動(dòng)原理
8.1.5VGA顯示器的原理
8.2系統(tǒng)中各個(gè)模塊的功能
8.3創(chuàng)建新的設(shè)計(jì)工程
8.4Verilog HDL復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)流程
8.4.1創(chuàng)建分頻管驅(qū)動(dòng)模塊1（divclk1.v）
8.4.2創(chuàng)建分頻時(shí)鐘模塊2（divclk2.v)
8.4.3創(chuàng)建分頻時(shí)鐘模塊3（divclk3.v）
8.4.4創(chuàng)建呼吸流水燈模塊（pwm_led.v）
8.4.5創(chuàng)建七段數(shù)碼管驅(qū)動(dòng)模塊（seg7display.v)
8.4.6創(chuàng)建VGA顯示驅(qū)動(dòng)模塊
8.4.7創(chuàng)建頂層模塊（top.v）
8.5添加引腳約束條件
8.6設(shè)計(jì)的處理與下載
第9章處理器核的原理、設(shè)計(jì)與進(jìn)階
9.1簡(jiǎn)單處理器核的設(shè)計(jì)原理
9.2簡(jiǎn)單處理器核的設(shè)計(jì)與實(shí)現(xiàn)
9.2.1處理器核的設(shè)計(jì)
9.2.2處理器核的行為級(jí)仿真
9.2.3為處理器核添加引腳約束條件
9.2.4簡(jiǎn)單處理器核設(shè)計(jì)的處理與驗(yàn)證
9.3由簡(jiǎn)單處理器核構(gòu)成處理器系統(tǒng)
9.4擴(kuò)展處理器核的設(shè)計(jì)原理
9.5擴(kuò)展處理器核的設(shè)計(jì)與實(shí)現(xiàn)
9.6添加七段數(shù)碼管控制器模塊
9.7添加狀態(tài)寄存器模塊
第10章片上嵌入式系統(tǒng)的構(gòu)建與實(shí)現(xiàn)
10.1片上嵌入式系統(tǒng)的概念
10.1.1Cortex-M的片上系統(tǒng)的優(yōu)勢(shì)
10.1.2不同類型的Arm處理器
10.1.3Arm的DesignStart計(jì)劃
10.2AMBA
10.2.1AMBA的特性
10.2.2AMBA的歷史
10.3AHB
10.3.1不同版本的AHB協(xié)議
10.3.2AHB信號(hào)
10.3.3基本操作
10.3.4最小的AHB系統(tǒng)
10.3.5多個(gè)總線主設(shè)備的管理
10.3.6地址階段的信號(hào)
10.3.7數(shù)據(jù)階段的信號(hào)
10.3.8傳統(tǒng)的仲裁器握手信號(hào)
10.3.9獨(dú)占訪問(wèn)操作
10.3.10AHB5 TrustZone支持
10.4APB
10.4.1APB系統(tǒng)的介紹
10.4.2APB信號(hào)和連接
10.4.3APB協(xié)議v2.0中的其他信號(hào)
10.4.4APB上的數(shù)據(jù)值
10.4.5不同版本APB元件的混合
10.5Cortex-M0處理器的功能和結(jié)構(gòu)
10.5.1Cortex-M0處理器的功能
10.5.2Cortex-M0處理器的結(jié)構(gòu)
10.6Cortex-M0處理器中的寄存器組
10.6.1通用寄存器
10.6.2堆棧指針
10.6.3程序計(jì)數(shù)器
10.6.4鏈接寄存器
10.6.5程序狀態(tài)寄存器
10.6.6中斷屏蔽特殊寄存器
10.6.7特殊寄存器
10.7Cortex-M0處理器中存儲(chǔ)器的空間映射
10.8Cortex-M0處理器中程序的鏡像原理及生成方法
10.9Cortex-M0處理器中的端及其分配
10.10Cortex-M0處理器中的異常及其處理
10.10.1異常的原理
10.10.2異常的優(yōu)先級(jí)
10.10.3向量表
10.10.4異常的類型
10.11Cortex-M0處理器的指令系統(tǒng)
10.11.1Thumb指令集
10.11.2匯編語(yǔ)言的格式
10.11.3寄存器訪問(wèn)指令-MOVE
10.11.4寄存器訪問(wèn)指令-LOAD
10.11.5存儲(chǔ)器訪問(wèn)指令-STORE
10.11.6多數(shù)據(jù)訪問(wèn)指令
10.11.7堆棧訪問(wèn)指令
10.11.8算術(shù)運(yùn)算指令
10.11.9邏輯操作指令
10.11.10移位操作指令
10.11.11逆序操作指令
10.11.12擴(kuò)展操作指令
10.11.13程序流控制指令
10.11.14存儲(chǔ)器屏障指令
10.11.15異常相關(guān)指令
10.11.16休眠相關(guān)的指令
10.11.17其他指令
10.12Cortex-M0處理器的低功耗特性
10.12.1低功耗設(shè)計(jì)的基礎(chǔ)
10.12.2Cortex-M0處理器低功耗特性的概述
10.12.3Cortex-M0處理器的低功耗結(jié)構(gòu)
10.12.4Cortex-M0處理器的休眠模式
10.12.5喚醒中斷控制器
10.12.6降低功耗的其他方法
10.13Cortex-M0 DesignStart架構(gòu)
10.13.1獲取Eval版本的Cortex-M0
10.13.2Eval版本的Cortex-M0處理器的頂層符號(hào)
10.13.3AHB-Lite接口
10.13.4將CORTEXM0DS集成到系統(tǒng)的方法
10.14Keil MDK開(kāi)發(fā)套件的概述
10.14.1下載MDK開(kāi)發(fā)套件
10.14.2安裝 MDK開(kāi)發(fā)套件
10.14.3MDK程序的處理流程
10.15Keil μVision應(yīng)用程序的開(kāi)發(fā)
10.15.1建立新的軟件設(shè)計(jì)工程
10.15.2工程的參數(shù)設(shè)置
10.15.3創(chuàng)建和編譯匯編文件
10.15.4通過(guò)調(diào)試器對(duì)設(shè)計(jì)進(jìn)行分析
10.16構(gòu)建片上嵌入式系統(tǒng)
10.16.1片上嵌入式系統(tǒng)的軟件和硬件設(shè)計(jì)目標(biāo)
10.16.2建立新的嵌入式設(shè)計(jì)工程
10.16.3添加并分析設(shè)計(jì)文件
10.16.4添加引腳約束條件
10.17設(shè)計(jì)的處理與驗(yàn)證
第11章視頻圖像采集和處理系統(tǒng)的原理與實(shí)現(xiàn)
11.1圖像傳感器的原理與配置
11.1.1傳感器的結(jié)構(gòu)與功能
11.1.2SCCB功能概述
11.1.3SCCB數(shù)據(jù)傳輸
11.1.4圖像傳感器的引腳和硬件連接
11.2TFT彩色LCD屏的原理與驅(qū)動(dòng)
11.2.1彩色LCD屏的接口
11.2.2FPGA提供給彩屏的寫(xiě)控制信號(hào)
11.2.3FPGA提供給彩屏的讀控制信號(hào)
11.2.4ILI9341讀寫(xiě)命令/數(shù)據(jù)格式
11.3捕獲和顯示視頻的原理
11.4視頻圖像采集和處理系統(tǒng)的設(shè)計(jì)
11.4.1建立新的設(shè)計(jì)工程
11.4.2創(chuàng)建SCCB驅(qū)動(dòng)時(shí)鐘模塊
11.4.3創(chuàng)建SCCB驅(qū)動(dòng)模塊
11.4.4創(chuàng)建攝像頭配置命令模塊
11.4.5創(chuàng)建攝像頭視頻圖像捕獲模塊
11.4.6創(chuàng)建LCD屏配置時(shí)鐘驅(qū)動(dòng)模塊
11.4.7創(chuàng)建LCD屏底層驅(qū)動(dòng)模塊
11.4.8創(chuàng)建LCD屏配置命令模塊
11.4.9創(chuàng)建LCD屏配置和圖像輸出選擇模塊
11.4.10創(chuàng)建設(shè)計(jì)的頂層模塊
11.4.11添加約束條件
11.4.12設(shè)計(jì)的下載與驗(yàn)證
第12章數(shù)�；旌舷到y(tǒng)的設(shè)計(jì)
12.1信號(hào)采集和處理的實(shí)現(xiàn)
12.1.1ADC的概述
12.1.2ADC的架構(gòu)
12.1.3ADC轉(zhuǎn)換
12.1.41602字符LCD模塊的原理
12.1.5信號(hào)采集、處理和顯示的實(shí)現(xiàn)
12.2信號(hào)發(fā)生器的實(shí)現(xiàn)
12.2.1DAC的工作原理
12.2.2系統(tǒng)的實(shí)現(xiàn)原理
12.2.3設(shè)計(jì)的實(shí)現(xiàn)