本書系統(tǒng)介紹了數(shù)字電路設計的基本理論，詳細介紹了數(shù)字電路的分析與設計方法。為了符合數(shù)字系統(tǒng)設計的發(fā)展趨勢，引入了可編程邏輯器件和硬件描述語言。全書公分9章，主要包括數(shù)字邏輯基礎，Verilog HDL語法基礎，組合邏輯電路，觸發(fā)器，時序邏輯電路，數(shù)模轉換與模數(shù)轉換，信號的產(chǎn)生與變換，可編程邏輯器件，綜合案例應用設計。相比于第一版，本書在內(nèi)容整體架構上進行了修改，使得內(nèi)容分布更符合學生的認知過程，同時，進一步豐富了課后習題和綜合案例。
本書經(jīng)過數(shù)次重印，其內(nèi)容成熟，知識框架體系完整。相比于第一版，本書在內(nèi)容整體架構上進行了修改，使得內(nèi)容分布更符合學生的認知過程，同時，進一步豐富了課后習題和綜合案例。
第二版前言 為了更好地滿足培養(yǎng)高素質(zhì)應用型人才的要求，經(jīng)過教學改革與實踐，我們在第一版的基礎上修訂了本教材。力求于講清楚基本概念、基本電路的工作原理、基本分析與設計方法，進一步強化實際應用。本次修訂主要做了以下幾個方面的工作。（1） 從課程目的和任務出發(fā)，修訂了教材各章內(nèi)容結構,改變了部分章節(jié)的前后次序及增刪了部分章節(jié)的內(nèi)容。由淺入深、由基礎到應用，使內(nèi)容與結構更加合理，更加符合循序漸進的原則，便于教學。（2） 改編和增加了部分章節(jié)所附例題和習題，使例題和習題與教材正文結合得更加緊密，使之更好地作為正文的補充。（3） 增加了Verilog綜合應用案例，使案例覆蓋更加全面，更有利于提高讀者的工程應用能力。參加本書編寫工作的有周斌（第2、8、9章，第5.5節(jié)），蔡苗（第3、6章），蔡紅娟（第5.3、5.4節(jié)，第7章），陳艷（第1章），黎貝貝（第4章，第5.1、5.2節(jié)）。周斌任主編，并負責全書的統(tǒng)稿、校訂，蔡紅娟、蔡苗、陳艷、黎貝貝任副主編。在本書的編寫工程中，翟晟、呂建才、高弘揚等老師也做了大量的工作，在此深深地表示感謝。此外，在本書的編寫過程中，殷小貢老師、李海老師、徐安靜老師對本書進行了審核，并提出了許多寶貴的意見，在此對他們給予的熱情幫助和支持表示衷心的感謝。本書引用了許多專家著作中的研究成果，在此特向他們表示由衷的感謝。由于編者能力和水平有限，書中難免存在疏漏和不足之處，敬請廣大讀者批評指正。
武昌首義學院電子技術類專業(yè)相關課程教師，長期從事教學工作，具有豐富的教學經(jīng)驗。教授的主要課程有微機原理與接口技術、數(shù)字電路與邏輯設計、模擬電子技術。
第1章數(shù)字邏輯基礎(1)
1.1概述(1)
1.2數(shù)制和代碼(1)
1.2.1十進制數(shù)和二進制數(shù)(1)
1.2.2十六進制和八進制(2)
1.2.3不同進制數(shù)之間的轉換(3)
1.2.4二進制符號數(shù)的表示法(6)
1.2.5二進制代碼(7)
1.3邏輯運算(9)
1.3.1基本邏輯運算(10)
1.3.2復合邏輯運算(11)
1.3.3正負邏輯問題(12)
1.4邏輯門電路(14)
1.4.1半導體的開關特性(14)
1.4.2簡單門電路(17)
1.4.3TTL集成門電路(18)
1.4.4CMOS集成門電路(26)
1.5邏輯函數(shù)的化簡法(27)
1.5.1基本公式和定律(28)
1.5.2基本運算規(guī)則(31)
1.5.3邏輯函數(shù)代數(shù)法化簡(32)
1.6邏輯函數(shù)的卡諾圖化簡法(34)
1.6.1最小項的定義及其性質(zhì)(34)
1.6.2卡諾圖(35)
1.6.3邏輯函數(shù)的卡諾圖表示(37)
1.6.4邏輯函數(shù)卡諾圖化簡(37)
1.6.5具有約束的邏輯函數(shù)化簡(39)
1.7邏輯函數(shù)的描述方法及轉換(41)
1.7.1邏輯函數(shù)的描述方法(41)
1.7.2幾種描述方法之間的轉換(43)
本章小結(45)
習題1(45)
第2章Verilog HDL語法基礎(50)
2.1Verilog HDL程序的基本結構(50)
2.1.1Verilog程序的設計風格(50)
2.1.2Verilog模塊的基本結構(51)
2.2Verilog的基本語法(54)
2.2.1空白符、標識符和關鍵字(54)
2.2.2常量(54)
2.2.3變量(58)
2.3Verilog運算符(59)
2.3.1算術運算符(59)
2.3.2邏輯運算符(60)
2.3.3位運算符(61)
2.3.4關系運算符(61)
2.3.5等式運算符(61)
2.3.6縮位運算符(62)
2.3.7移位運算符(62)
2.3.8條件運算符(63)
2.3.9拼接和復制運算符(63)
2.4Verilog常用的建模方式(64)
2.4.1Verilog門級建模(64)
2.4.2Verilog的數(shù)據(jù)流建模(67)
2.4.3Verliog的行為建模(68)
2.5編譯預處理命令(77)
2.5.1宏編譯指令(77)
2.5.2文件包含指令(78)
2.5.3條件編譯指令(78)
2.5.4時間標度指令(79)
本章小結(80)
習題2(81)
第3章組合邏輯電路(85)
3.1組合邏輯電路概述(85)
3.2組合邏輯電路的分析與設計(85)
3.2.1組合邏輯電路的分析(85)
3.2.2組合邏輯電路設計(88)
3.3組合邏輯電路中的競爭冒險(93)
3.3.1產(chǎn)生競爭冒險的原因(93)
3.3.2競爭冒險的判斷(94)
3.3.3消除競爭冒險的方法(95)
3.4常用組合邏輯電路(96)
3.4.1加法器(96)
3.4.2數(shù)值比較器(102)
3.4.3編碼器(105)
3.4.4譯碼器(112)
3.4.5數(shù)據(jù)選擇器和數(shù)據(jù)分配器(122)
3.5組合邏輯電路的Verilog描述(130)
3.5.1用Verilog設計組合邏輯電路的方法(130)
3.5.2用模塊實例化實現(xiàn)層次化的電路設計(130)
3.5.3組合邏輯電路的Verilog描述應用舉例(134)
本章小結(142)
習題3(144)
第4章觸發(fā)器(150)
4.1基本RS觸發(fā)器(150)
4.1.1工作原理和邏輯功能(150)
4.1.2基本RS觸發(fā)器的特點(153)
4.1.3集成RS觸發(fā)器(153)
4.2同步觸發(fā)器(154)
4.2.1同步RS觸發(fā)器(154)
4.2.2同步D觸發(fā)器(155)
4.2.3同步JK觸發(fā)器(157)
4.2.4同步T觸發(fā)器(159)
4.2.5同步觸發(fā)器的特點(161)
4.3邊沿觸發(fā)器(161)
4.3.1邊沿D觸發(fā)器(161)
4.3.2邊沿JK觸發(fā)器(162)
4.3.3集成邊沿觸發(fā)器(163)
4.4不同類型觸發(fā)器之間的相互轉換(165)
4.4.1JK觸發(fā)器轉換成RS、D和T觸發(fā)器(166)
4.4.2D觸發(fā)器轉換成RS、JK和T觸發(fā)器(167)
4.5觸發(fā)器的應用舉例(168)
4.6觸發(fā)器的Verilog描述(169)
本章小結(172)
習題4(173)
第5章時序邏輯電路(180)
5.1時序邏輯電路概述(180)
5.1.1時序邏輯電路的特點及分類(180)
5.1.2時序邏輯電路的功能描述方法(181)
5.2時序邏輯電路的分析(182)
5.2.1時序邏輯電路的分析步驟(182)
5.2.2同步時序邏輯電路分析舉例(183)
5.2.3異步時序邏輯電路分析舉例(189)
5.3時序邏輯電路的設計(191)
5.3.1同步時序邏輯電路的設計(191)
5.3.2異步時序邏輯電路的設計(199)
5.4常用時序邏輯電路(201)
5.4.1寄存器與移位寄存器(201)
5.4.2計數(shù)器(206)
5.4.3脈沖序列信號發(fā)生器(220)
5.4.4脈沖分配器(224)
5.5時序邏輯電路的Verilog描述(225)
5.5.1寄存器和移位寄存器的Verilog描述(225)
5.5.2計數(shù)器的Verilog描述(227)
5.5.3狀態(tài)機的Verilog描述(230)
本章小結(235)
習題5(236)
第6章數(shù)/模轉換與模/數(shù)轉換(245)
6.1概述(245)
6.2DAC(246)
6.2.1D/A轉換的基本知識(246)
6.2.2常用的數(shù)模轉換技術(247)
6.2.3數(shù)模轉換器的性能指標(250)
6.2.4集成DAC(251)
6.3ADC(252)
6.3.1A/D轉換的基本知識(252)
6.3.2常用的A/D轉換技術(254)
6.3.3ADC的性能指標(260)
6.3.4集成ADC(261)
本章小結(262)
習題6(263)
第7章脈沖波形的產(chǎn)生與變換(267)
7.1集成定時器555(267)
7.2多諧振蕩器(268)
7.2.1555定時器構成的多諧振蕩器(269)
7.2.2門電路構成的多諧振蕩器(271)
7.2.3石英晶體多諧振蕩器(272)
7.2.4多諧振蕩器的應用(273)
7.3單穩(wěn)態(tài)觸發(fā)器(275)
7.3.1555定時器構成的單穩(wěn)態(tài)觸發(fā)器(275)
7.3.2門電路構成的單穩(wěn)態(tài)觸發(fā)器(277)
7.3.3集成單穩(wěn)態(tài)觸發(fā)器(280)
7.3.4單穩(wěn)態(tài)觸發(fā)器的應用(282)
7.4施密特觸發(fā)器(283)
7.4.1555定時器構成的施密特觸發(fā)器(284)
7.4.2門電路構成的施密特觸發(fā)器(285)
7.4.3集成施密特觸發(fā)器(286)
7.4.4施密特觸發(fā)器的應用(286)
本章小結(288)
習題7(289)
第8章可編程邏輯器件(292)
8.1概述(292)
8.2基本結構和表示方法(293)
8.2.1基本結構(293)
8.2.2PLD電路的表示方法(293)
8.2.3PLD的分類(296)
8.3低密度可編程邏輯器件(296)
8.3.1可編程只讀存儲器(296)
8.3.2可編程邏輯陣列(298)
8.3.3可編程陣列邏輯(298)
8.3.4通用陣列邏輯(GAL)(299)
8.4復雜可編程邏輯器件(301)
8.4.1CPLD的基本結構(302)
8.4.2典型CPLD器件的結構(302)
8.5現(xiàn)場可編程門陣列(306)
8.5.1FPGA的基本結構(307)
8.5.2典型FPGA器件的結構(309)
8.6CPLD/FPGA的設計流程和編程(315)
8.6.1CPLD/FPGA的設計流程(316)
8.6.2CPLD器件的編程(317)
8.6.3FPGA器件的配置(317)
本章小結(320)
習題9(321)
第9章綜合案例應用設計(322)
9.1彩燈控制器設計(322)
9.1.1設計要求(322)
9.1.2基本結構(323)
9.1.3設計實現(xiàn)(324)
9.2溫度監(jiān)控報警電路設計(327)
9.2.1設計要求(327)
9.2.2基本結構(327)
9.2.3設計實現(xiàn)(328)
9.3交通燈信號控制器設計(331)
9.3.1設計要求(331)
9.3.2基本結構(331)
9.3.3設計實現(xiàn)(332)
9.4數(shù)字密碼鎖設計(335)
9.4.1數(shù)字密碼鎖設計要求(335)
9.4.2數(shù)字密碼鎖的基本結構(335)
9.4.3設計實現(xiàn)(336)
本章小結(339)
習題9(340)
附錄AVerilog HDL(IEEE Std 13642001)支持的關鍵字(341)
參考文獻(342)
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